[發明專利]SOI襯底的形成方法

無效

• 申請號: 201210071755.1
• 申請日: 2012-03-16
• 公開（公告）號: CN103311172A
• 公開（公告）日: 2013-09-18
• 發明（設計）人: 陳勇
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體制造技術，特別涉及一種SOI襯底的形成方法。

背景技術

絕緣體上硅(SOI，Silicon?On?Insulator)襯底是一種用于集成電路制造的襯底。與目前大量應用的體硅襯底相比，SOI襯底具有很多優勢：采用SOI襯底制成的集成電路的寄生電容小、集成密度高、短溝道效應小、速度快，并且還可以實現集成電路中元器件的介質隔離，消除了體硅集成電路中的寄生閂鎖效應。

目前較為成熟的SOI襯底的形成工藝主要有三種，具體為注氧隔離(SIMOX，Separation?by?Implanted?Oxygen)工藝、硅片鍵合工藝和智能剝離(Smart?Cut)工藝。其中，所述智能剝離(Smart?Cut)工藝具體包括：

請參考圖1，提供第一單晶硅片10和第二單晶硅片20，在所述第一單晶硅片10表面形成氧化硅層30；

請參考圖2，將氫離子40通過所述氧化硅層30注入到所述第一單晶硅片10內；

請參考圖3，對所述氧化硅層30和第二單晶硅片20進行清洗后，將所述氧化硅層30與第二單晶硅片20進行粘合；

請參考圖4，對所述粘合后的第一單晶硅片10和第二單晶硅片20進行高溫退火，利用所述注入的氫離子使第一單晶硅片10分裂成第三單晶硅片11和第四單晶硅片12，其中與氧化硅層30相粘合的第三單晶硅片11與氧化硅層30、第二單晶硅片20形成SOI晶片，所述第三單晶硅片11作為SOI晶片的頂層硅層，所述第二單晶硅片20作為SOI晶片的襯底硅層。

但由于所述第一單晶硅片10分裂成第三單晶硅片11和第四單晶硅片12是通過注入的氫離子退火形成微氣泡后將第一單晶硅片10撕裂的，所述第三單晶硅片11和第四單晶硅片12的撕裂表面的表面粗糙度很大，由于所述第三單晶硅片11作為SOI襯底的頂層硅層，如果直接在所述第三單晶硅片11的撕裂表面上形成半導體器件容易產生缺陷，容易造成半導體器件報廢。因此，在形成SOI晶片后，還需對所述單晶硅片11的表面進行化學機械研磨，使得所述單晶硅片11表面的表面粗糙度較小。

更多關于SOI襯底的制造方法請參考公開號為US2006/0154445A1的美國專利文獻。

但是隨著對SOI的研究進一步的深入，為了提高SOI的電學性能，超薄絕緣體上硅(ETSOI，Extremely?Thin?SOI)襯底已成為用于集成電路制造的新型襯底。所述ETSOI襯底的位于絕緣層表面的頂部硅層很薄，利用所述ETSOI襯底形成的MOS晶體管具有非常小的短溝道效應，且所述ETSOI器件隔離直接用LOCOS或較淺的STI隔離。但是由于ETSOI的頂部硅層很薄，利用“Smart?Cut”工藝形成的頂部硅層的厚度很難控制，且利用化學機械研磨工藝所述頂層硅層的表面，容易過研磨所述頂層硅層，但如果不研磨所述頂層硅層的表面，所述頂層硅層的表面粗糙度較大，利用所述ETSOI襯底會使得后續在襯底上形成的半導體器件產生缺陷，造成半導體器件報廢。

發明內容

本發明解決的問題是提供一種SOI襯底的形成方法，能有效地控制頂層硅層的厚度和表面粗糙度。

為解決上述問題，本發明技術方案提供了一種SOI襯底的形成方法，包括：

提供第一基片和第二基片，在所述第一基片表面形成鍺硅層；

在所述鍺硅層表面形成頂層硅層，所述頂層硅層具有第一表面和與所述第一表面相對設置的第二表面，所述頂層硅層的第一表面與所述鍺硅層相接觸；

在所述頂層硅層的第二表面形成第一絕緣層；

利用離子注入工藝使得所述鍺硅層或第一基片內形成離子注入層；

將所述第二基片與所述第一絕緣層進行粘合；

對所述第一基片、鍺硅層進行第一退火處理，使得所述鍺硅層或第一基片在離子注入層的位置發生開裂；

除去所述頂層硅層表面的鍺硅層和/或所述鍺硅層表面的部分第一基片，直到暴露出所述頂層硅層的第一表面，形成SOI襯底。

可選的，所述鍺硅層的厚度范圍為50nm～100nm。

可選的，所述鍺硅層中鍺的摩爾百分比為10％～60％。

可選的，形成所述鍺硅層的工藝包括磁控濺射、分子束外延、超高真空化學氣相沉積、紫外線光化學氣相沉積其中的一種。

可選的，所述頂層硅層的厚度范圍為10nm～100nm。

可選的，形成所述頂層硅層的工藝為化學氣相沉積工藝、磁控濺射或分子束外延。

可選的，所述第一絕緣層的厚度范圍為10nm～100nm。