[發明專利]基于延時鎖相環結構的倍頻器

有效

• 申請號: 201510036059.0
• 申請日: 2015-01-23
• 公開（公告）號: CN104601116B
• 公開（公告）日: 2017-07-18
• 發明（設計）人: 王源;劉躍全;賈嵩;張興
• 申請（專利權）人: 北京大學
• 主分類號: H03B19/00
• 分類號: H03B19/00;H03L7/16
• 代理公司: 北京路浩知識產權代理有限公司11002
• 代理人: 李相雨

技術領域

本發明涉及基于延時鎖相環(Delay Locked Loop，DLL)結構的倍頻器設計技術領域，具體涉及一種基于延時鎖相環結構的倍頻器。

背景技術

在高速消費類電子產品中，對片上時鐘倍頻器的需求不斷增加。隨著大規模集成電路系統速度性能的不斷提高，對抑制時鐘偏移和抖動的要求越來越高。然而，不論這些抖動來自內部還是襯底或電源噪聲，隨著時鐘頻率和電路集成度增加，減小時鐘的偏移和抖動變得更加困難。一般在微處理器、存儲器接口和通信芯片中采用鎖相環(Phase Locked Loop,PLL)和DLL產生片上時鐘。

其中，PLL是一個高階系統，設計復雜。對穩定工作十分重要的環路帶寬會由于PVT波動而變化，導致系統出現不穩定問題。PLL中一個重要的模塊是振蕩器，用來產生和基準時鐘鎖定的高頻時鐘。這部分電路對電源噪聲、工藝波動和工作環境均很敏感。壓控振蕩器(Voltage Controlled Oscillator,VCO)的輸出時序在多個震蕩周期內存在抖動積累，導致產生大于原始輸入相位差的相位誤差，并且該誤差會一直存在。另一方面，PLL需要復雜的二階低通濾波器。

基于DLL結構的時鐘生成器相比于基于PLL的結構具有幾方面優勢。基于DLL結構的時鐘生成器是一階環路系統，在一階濾波器中只需要一個電容，相比于高階PLL，DLL更加穩定。DLL不存在環路振蕩器并且易于設計實現。另外，DLL相比于PLL具有更好的抖動特性，因為電源和襯底感應的相位誤差、抖動不會在多個時鐘周期內累積。此外，相比于PLL，DLL具有更好的抗噪聲特性。因此，DLL廣泛應用于各種時鐘生成電路中，包括時鐘數據恢復電路、高速收發機和微處理器中的倍頻電路。

和PLL結構不同的是，基于DLL結構的時鐘產生器需要額外的邊沿組合電路，將DLL結構中壓控延時鏈(Voltage Control Delay Line,VCDL)產生的多相時鐘進行邊沿組合生成倍頻時鐘。改變VCDL中延時單元的級數N可以得到相對應N個等相位差的時鐘輸出，通過邊沿組合電路操作后，獲得倍頻因子可調節的倍頻輸出信號。這就會極大地增加基于DLL結構的時鐘產生器的硬件代價。

發明內容

本發明要解決的技術問題是如何在增加較小的硬件代價基礎上，合理設計邊沿組合電路，使其充分利用輸入基準時鐘經過VCDL后得到的多相時鐘輸出，同時保證電路在高速環境下能夠正常完成倍頻操作。

為此目的，本發明提出一種基于延時鎖相環結構的倍頻器，包括：

延時鎖相環相位檢測電路、壓控延時鏈、邊沿組合電路和一階濾波電容；

其中，所述延時鎖相環相位檢測電路的輸入信號為所述壓控延時鏈的輸入基準時鐘信號CLK0和所述壓控延時鏈的輸出反饋時鐘信號CLKN，所述延時鎖相環相位檢測電路用于檢測所述壓控延時鏈的輸入基準時鐘信號CLK0和輸出反饋時鐘信號CLKN之間的相位關系，產生反映所述輸入基準時鐘信號CLK0和所述輸出反饋時鐘信號CLKN之間相位關系的輸出信號；

所述壓控延時鏈包括N個延時單元，用于產生N個等相位差的多相時鐘信號，輸入為基準時鐘信號CLK0，所述基準時鐘信號CLK0經過第一延時單元Dly1后輸出反饋時鐘信號CLK1，所述反饋時鐘信號CLKm經過第(m+1)延時單元Dly(m+1)后輸出反饋時鐘信號CLK(m+1)；所述N個延時單元連接所述壓控延時鏈時延控制信號Vc；

所述邊沿組合電路的輸入端連接所述N個等相位差的多相時鐘信號，所述邊沿組合電路由N倍頻電路和二分頻電路構成，所述N倍頻電路，用于對所述N個等相位差的多相時鐘信號進行邊沿組合得到N倍頻輸出信號，所述二分頻電路，用于對所述N倍頻輸出信號進行二分頻操作，得到占空比為50％的(N/2)倍頻輸出信號Mult(N/2)；

所述一階濾波電容，用于對所述延時鎖相環相位檢測電路的輸出信號進行濾波，得到穩定的所述壓控延時鏈時延控制信號Vc；所述壓控延時鏈時延控制信號Vc連接所述N個延時單元，用于調節所述壓控延時鏈的輸入基準時鐘信號CLK0到所述反饋時鐘信號CLKN之間的時延；所述N為正整數，m∈(1,2,…,N-1)。

本發明實施例基于延時鎖相環結構的倍頻器，利用VCDL的N級延時單元產生等相位差的多相時鐘信號，同時，邊沿組合電路對多相時鐘信號進行操作得到N倍頻輸出，經過二分頻器之后得到占空比為50％的(N/2)倍頻輸出信號，使得通過設置VCDL中延時單元的數目，可以得到倍頻因子為任意整數的倍頻輸出，能夠在增加較小的硬件代價基礎上，在高速環境下正常完成倍頻操作。