[發(fā)明專利]半導(dǎo)體堆疊封裝

有效

• 申請?zhí)枺?/td>: 201510033761.1
• 申請日: 2015-01-23
• 公開（公告）號: CN105006451B
• 公開（公告）日: 2018-11-02
• 發(fā)明（設(shè)計(jì)）人: 李其勇;金宗鉉;金相桓
• 申請（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號: H01L23/12
• 分類號: H01L23/12
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 呂俊剛;劉久亮

1.一種半導(dǎo)體堆疊封裝，其包括：

基板，其形成有多個耦合襯墊；

多個半導(dǎo)體芯片，其堆疊在所述基板上；

第一電路單元，其設(shè)置在所述半導(dǎo)體芯片中的每一個上，并且通過接合襯墊的介質(zhì)電連接所述耦合襯墊；

第二電路單元，其設(shè)置在所述半導(dǎo)體芯片中的每一個上且與所述耦合襯墊電斷接；

連接襯墊，其設(shè)置在所述半導(dǎo)體芯片中的每一個上且對應(yīng)于所述第二電路單元；

阻擋電路，其在所述第二電路單元和所述連接襯墊之間連接；以及

接合線，其電連接所述接合襯墊和所述耦合襯墊。

2.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述半導(dǎo)體芯片以階梯狀的形狀堆疊，使得所述接合襯墊和所述連接襯墊被暴露。

3.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述半導(dǎo)體芯片中的每一個的所述第一電路單元包括：

第一組的第一電路單元，其與一起堆疊的其他半導(dǎo)體芯片的第一電路單元電連接；以及

第二組的第一電路單元，其與一起堆疊的其他半導(dǎo)體芯片的第一電路單元電斷接。

4.如權(quán)利要求3所述的半導(dǎo)體堆疊封裝，其中所述接合襯墊包括：

第一接合襯墊，其對應(yīng)于所述第一組的第一電路單元；以及

第二接合襯墊，其對應(yīng)于所述第二組的第一電路單元。

5.如權(quán)利要求4所述的半導(dǎo)體堆疊封裝，其中所述接合線包括：

第一接合線，其電連接所述半導(dǎo)體芯片的第一接合襯墊和所述基板的所述耦合襯墊；以及

第二接合線，其分別電連接所述半導(dǎo)體芯片的第二接合襯墊和所述基板的所述耦合襯墊。

6.如權(quán)利要求5所述的半導(dǎo)體堆疊封裝，其中所述第一接合線和所述第二接合線中的至少一個被形成為穿過所述連接襯墊。

7.如權(quán)利要求4所述的半導(dǎo)體堆疊封裝，其中所述連接襯墊具有與所述第一接合襯墊和所述第二接合襯墊相同的尺寸。

8.如權(quán)利要求4所述的半導(dǎo)體堆疊封裝，其中所述連接襯墊在尺寸上大于所述第一接合襯墊和所述第二接合襯墊。

9.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述阻擋電路包括PMOS晶體管，其具有電連接到所述連接襯墊的源極、電連接到所述第二電路單元的漏極以及配置成用于接收假襯墊使能信號的柵極。

10.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述阻擋電路包括NMOS晶體管，其具有電連接到所述連接襯墊的漏極、電連接到所述第二電路單元的源極以及配置成用于接收假襯墊使能信號的柵極。

11.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述阻擋電路包括熔線，其在所述第二電路單元和所述連接襯墊之間電連接。

12.如權(quán)利要求1所述的半導(dǎo)體堆疊封裝，其中所述阻擋電路包括輸入緩沖器，所述輸入緩沖器在所述第二電路單元與所述連接襯墊之間電連接并且配置為響應(yīng)于假襯墊使能信號而與所述第二電路單元與所述連接襯墊電斷接。