[發明專利]用于集成電路晶體管器件的背側源極-漏極接觸及其制作方法

有效

• 申請號: 201510026032.3
• 申請日: 2015-01-19
• 公開（公告）號: CN105280643B
• 公開（公告）日: 2018-06-12
• 發明（設計）人: J·H·張;W·克利邁耶
• 申請（專利權）人: 意法半導體公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L29/417;H01L21/8238;H01L21/28
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

本發明的各個實施例涉及用于集成電路晶體管器件的背側源極?漏極接觸及其制作方法。集成電路晶體管形成在襯底上和在襯底中。用金屬材料至少部分地填充在襯底中的溝槽，以形成埋置在襯底中的源極(或者漏極)接觸。襯底進一步包括外延生長在源極(或者漏極)接觸上方的源極(或者漏極)區域。襯底進一步包括與源極(或者漏極)區域相鄰的溝道區域。在溝道區域的頂上設置柵極電介質并且在柵極電介質的頂上提供柵極電極。襯底優選地是絕緣體上硅(SOI)類型。

技術領域

本公開大體上涉及集成電路，并且具體地，涉及具有形成有小節距(pitch)的晶體管的集成電路。

背景技術

本領域中的技術人員熟知，集成電路尺寸正在不斷變小。隨著用于制造的技術節點繼續縮小，阻礙在晶體管中的短溝道效應(SCE)以及減小金屬線的電阻以便達到器件速度性能所要求的性能特性正不斷變得更加困難。另外，晶體管布局的節距減小使得難以實現從晶體管上方至源極和漏極區域的電接觸。

將晶體管制造在絕緣體上硅(SOI)類型(與使用塊狀半導體襯底相對)的集成電路襯底上是在本領域中已知的。SOI襯底由底部半導體(例如，硅)襯底層、在底部半導體襯底層之上的絕緣(例如，二氧化硅)層、以及在絕緣層之上的頂部半導體(例如，硅或者硅-鍺)層形成。晶體管的源極、漏極和溝道形成在頂部半導體層中。由此產生的晶體管通過絕緣材料制成的中間層與襯底的下部分電絕緣。該結構有利地減少有關泄漏電流的問題。

進一步的襯底開發已經將居間絕緣層的厚度減小到約50nm以產生供在晶體管制造中使用的襯底，該襯底稱為極薄絕緣體上硅(extremely thin silicon on insulator，ETSOI)襯底。再進一步的襯底開發已經減小了所有襯底層的厚度以產生供在晶體管制造中使用的襯底，該襯底稱為超薄本體和埋置氧化物(ultra-thin body and buried oxide，UTBB)襯底，其中居間絕緣層的厚度為約25nm(或者更小)并且頂部半導體層的厚度為約5nm至10nm。所有這些襯底可以更加普遍地稱為SOI襯底。

盡管使用SOI襯底進行晶體管制造具有這些公認優點，但是要指出，層厚度有可能會發生一些變化，尤其是在ETSOI襯底和UTBB襯底的情況下。層厚度的該變化可能會導致制造在襯底上和在襯底中的晶體管的閾值電壓(Vt)滾降(roll-off)和亞閾值電壓斜率的可變性。該可變性對于具有小于約25nm的柵極長度的晶體管而言尤其是個問題。

因此，在本領域中，需要一種制作由SOI類型襯底支持的晶體管的替代方式。

發明內容

在實施例中，集成電路晶體管包括：包括絕緣層和上覆半導體層的襯底，該襯底包括延伸進入絕緣層中的溝槽；金屬材料，至少部分地填充在絕緣層中的溝槽，以形成埋置在襯底中的源極接觸；由上覆半導體層形成的源極區域，該源極區域位于源極接觸的頂上并且與源極接觸電接觸；溝道區域，在上覆半導體層中與源極區域相鄰；柵極電介質，在溝道區域的頂上；以及，柵極電極，在柵極電介質的頂上。

在實施例中，一種方法包括：在襯底中形成溝槽；用金屬材料至少部分地填充溝槽，以形成埋置在襯底中的源極接觸；在源極接觸之上外延生長源極區域；外延生長位置與源極區域相鄰的溝道區域；在溝道區域的頂上設置柵極電介質；以及，在柵極電介質上形成柵極電極。

本公開的上述和其他特征和優點將通過以下結合附圖來閱讀的對實施例的詳細說明而變得進一步顯而易見。詳細說明和附圖僅僅是為了說明本公開，而不是限制本發明的范圍，本發明的范圍由所附權利要求書及其等同物限定。

附圖說明

在附圖中以示例的形式對實施例進行了圖示，這些附圖并不一定是按照比例繪制而成，在圖中相同的數字表示相似的零部件，在圖中：

圖1是利用了制作為至晶體管源極-漏極區域的背側接觸的多個晶體管的截面圖；