[發(fā)明專利]雙端口SRAM的時序控制電路

有效

• 申請?zhí)枺?/td>: 201510024022.6
• 申請日: 2015-01-19
• 公開（公告）號: CN104733039B
• 公開（公告）日: 2017-08-08
• 發(fā)明（設(shè)計）人: 錢一駿
• 申請（專利權(quán)）人: 上海華虹宏力半導(dǎo)體制造有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 上海浦一知識產(chǎn)權(quán)代理有限公司31211
• 代理人: 郭四華

1.一種雙端口SRAM的時序控制電路，其特征在于：

各SRAM單元結(jié)構(gòu)對應(yīng)的第一位線節(jié)點(diǎn)和地之間串聯(lián)有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM單元結(jié)構(gòu)對應(yīng)的第二位線節(jié)點(diǎn)和地之間串聯(lián)有第四NMOS管、第五NMOS管和第六NMOS管；

所述第一NMOS管的柵極連接第一字線、所述第四NMOS管的柵極連接第二字線，所述第二NMOS管的柵極連接第一脈沖信號、所述第五NMOS管的柵極連接第二脈沖信號，所述第三NMOS管的柵極和所述第五NMOS管的柵極都連接時間控制信號；

第一時鐘信號和第一地址信號從第一端口輸入，第二時鐘信號和第二地址信號從第二端口輸入；

所述第一時鐘信號和所述第二時鐘信號輸入到第一脈沖產(chǎn)生器中分別形成所述第一脈沖信號和所述第二脈沖信號，通過多個所述SRAM單元對所述第一位線放電產(chǎn)生所述第一脈沖信號的下降沿、通過多個所述SRAM單元對所述第二位線放電產(chǎn)生所述第二脈沖信號的下降沿，所述第一脈沖信號的上升沿在所述第一時鐘信號的上升沿處產(chǎn)生，所述第二脈沖信號的上升沿在所述第二時鐘信號的上升沿處產(chǎn)生；

所述第一地址信號和所述第二地址信號通過地址鎖存器后輸入到地址比較器中進(jìn)行比較，所述地址比較器輸出地址比較結(jié)果到時間控制信號產(chǎn)生器中，所述第一脈沖信號和所述第二脈沖信號進(jìn)行與運(yùn)算后輸入到所述時間控制信號產(chǎn)生器中，所述時間控制信號產(chǎn)生器輸出所述時間控制信號；

當(dāng)所述第一地址信號和所述第二地址信號相同時，所述地址比較結(jié)果為1；當(dāng)所述第一地址信號和所述第二地址信號不相同時，所述地址比較結(jié)果為0；

當(dāng)所述第一脈沖信號和所述第二脈沖信號的與結(jié)果為0時，所述時間控制信號為1；當(dāng)所述第一脈沖信號和所述第二脈沖信號的與結(jié)果為1時，所述時間控制信號為所述地址比較結(jié)果的反相信號。

2.如權(quán)利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述第一時鐘信號和所述第二時鐘信號的頻率不同，相位異步。

3.如權(quán)利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述地址比較器包括多個異或門，多個或非門；

各所述異或門分別對所述第一地址信號和所述第二地址信號的各相同位進(jìn)行異或運(yùn)算并輸出由各位異或運(yùn)算值組成的地址異或信號；

各所述或非門分別對所述地址異或信號中的二位以上進(jìn)行或非運(yùn)算并輸出相應(yīng)或非運(yùn)算結(jié)果；

對各所述或非門輸出的或非運(yùn)算結(jié)果進(jìn)行與運(yùn)算形成所述地址比較結(jié)果。

4.如權(quán)利要求1所述雙端口SRAM的時序控制電路，其特征在于：所述時間控制信號產(chǎn)生器包括由第一PMOS管和第七NMOS管組成的傳輸門，所述第一PMOS管和所述第七NMOS管的漏極都連接所述地址比較結(jié)果，所述第一PMOS管的柵極連接所述第一脈沖信號和所述第二脈沖信號的與信號的反相信號，所述第七NMOS管的柵極連接所述第一脈沖信號和所述第二脈沖信號的與信號；

所述第一PMOS管和所述第七NMOS管的源極連接在一起并通過一反相器后輸出所述時間控制信號；

所述第一PMOS管和所述第七NMOS管的源極還通過第八NMOS管接地，所述第八NMOS管的柵極連接所述第一脈沖信號和所述第二脈沖信號的與信號的反相信號。