[發明專利]一種聲納聽覺指示電路有效
| 申請號： | 201510010264.X | 申請日： | 2015-01-08 |
| 公開（公告）號： | CN104635578B | 公開（公告）日： | 2017-05-17 |
| 發明（設計）人： | 曲偉;張貝貝;葛佳佳;司娜;陳國華;李臣;玄甲輝;林冬冬;郭瀟湧;馬龍 | 申請（專利權）人： | 江蘇杰瑞科技集團有限責任公司 |
| 主分類號： | G05B19/042 | 分類號： | G05B19/042 |
| 代理公司： | 南京理工大學專利中心32203 | 代理人： | 馬魯晉 |
| 地址： | 222061 *** | 國省代碼： | 江蘇;32 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 聲納 聽覺 指示 電路 | ||
1.一種聲納聽覺指示電路，其特征在于：包括高速計算機總線接口電路、FIFO存儲器、低速三線制時鐘數據同步總線電路、雙通道DA電路、時鐘電路、晶振電路；其中高速計算機總線接口電路、FIFO存儲器、低速三線制時鐘數據同步總線電路、雙通道DA電路，四者依次連接；時鐘電路與低速三線制時鐘數據同步總線電路、FIFO存儲器連接，晶振電路與時鐘電路連接，外部復位信號與低速三線制時鐘數據同步總線電路相連；
高速計算機總線接口電路接收外部高速計算機總線數據，然后把數據寫入FIFO存儲器中；
FIFO存儲器為雙端口FIFO存儲器，端口1用于高速計算機總線接口電路寫入數據，端口2用于低速三線制時鐘數據同步總線電路讀取數據；
低速三線制時鐘數據同步總線電路從FIFO存儲器中讀取數據，轉換為低速三線制時鐘數據同步總線操作，寫入雙通道DA電路；
雙通道DA電路進行數模轉換，對外輸出；
時鐘電路為低速三線制時鐘數據同步總線電路、FIFO存儲器提供操作時鐘信號；時鐘電路包括第一計數器[U001]、第一譯碼器[U002]、第一觸發器[U003]、第二計數器[U005]、第二譯碼器[U006]、第三譯碼器[U007]、第四譯碼器[U008]、第二觸發器[U009]、第三觸發器[U010]；
第一計數器[U001]的時鐘端[CLK]接外部高速時鐘CLOCK，同步清零端[CLR]接第一譯碼器[U002]的Q輸出端，輸出端Q接第一譯碼器[U002]的D數據端，第一譯碼器[U002]的Q輸出端接第一觸發器[U003]的EN使能端，第一觸發器[U003]的反相/Q輸出端接第一觸發器[U003]的D輸入數據端，時鐘端接高速時鐘CLOCK，同相Q輸出端對外輸出，作為主時鐘MCLOCK使用；
第一計數器[U001]輸出范圍為0～(N-1)，FMCLOCK＝FCLOCK/2N，N＝FCLOCK/4FCLK，其中，FCLOCK為高速時鐘CLOCK的頻率，FCLOCK由用戶指定；FMCLOCK為MCLOCK主時鐘頻率；FCLK為DA電路編程時鐘信號CLK頻率，FCLK由用戶指定；
當第一計數器[U001]輸出值達到N-1時，第一譯碼器[U002]輸出值有效，第一計數器[U001]的同步清零CLR信號、第一觸發器[U003]的使能EN信號有效；
第二計數器[U005]的時鐘端接外部高速時鐘CLOCK，同步清零端[CLR]接第二譯碼器[U006]的Q輸出端，輸出端Q接第二譯碼器[U006]、第三譯碼器[U007]、第四譯碼器[U008]的D數據端，第三譯碼器[U007]的Q同相輸出端接第二觸發器[U009]的D輸入數據端，第二觸發器[U009]的時鐘端接高速時鐘CLOCK，第四譯碼器[U008]的Q同相輸出端接第三觸發器[U010]的D輸入數據端，第三觸發器[U010]的時鐘端接高速時鐘CLOCK；第二觸發器[009]的Q輸出端對外輸出同頻時鐘SCLOCK，第三觸發器[U010]的Q輸出端對外輸出FIFO讀時鐘RdCLOCK；其中，SCLOCK、RdCLOCK與左聲道鎖存LL信號頻率、右聲道鎖存LR信號頻率相同，即FSCLOCK＝FRdCLOCK＝FLR＝FLL；其中，FSCLOCK為同頻時鐘SCLOCK頻率，FRdCLOCK為讀時鐘RdCLOCK頻率，FLL為左聲道鎖存LL信號，FLR為右聲道鎖存LR信號頻率，FLL、FLR作為輸出更新頻率，由用戶指定；
第二計數器[U005]輸出范圍為0～(K-1)，且設計參數為K＝FCLOCK/FLR；其中，FSCLOCK、FRdCLOCK相位與占空比分別由第三譯碼器[U007]、第四譯碼器[U008]決定，具體為：當K1<第二計數器[U005]的數據輸出值即譯碼器的數據輸入值<K2時，第三譯碼器[U007]輸出值為1即高電平，有效，其中K1、K2分別為第三譯碼器[U007]輸出值為有效時的下限值與上限值，由用戶指定；當K3<第二計數器[U005]的數據輸出值即譯碼器的數據輸入<K4時，第四譯碼器[U008]輸出值為1即高電平，有效，其中K3、K4分別為第四譯碼器[U008]輸出值為有效時的下限值與上限值，由用戶指定；K2與K1的差值要求為：2/FMCLOCK<(K2-K1)/FCLOCK<8/FMCLOCK；同時，K1-K3>5；
晶振電路為時鐘電路提供時鐘信號。
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