[發明專利]超速時延測試時鐘生成器

有效

• 申請號: 201510001748.8
• 申請日: 2015-01-04
• 公開（公告）號: CN104660240B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 裴頌偉;王若男;耿爍;張靜東
• 申請（專利權）人: 北京化工大學
• 主分類號: H03K19/00
• 分類號: H03K19/00
• 代理公司: 北京泛華偉業知識產權代理有限公司11280
• 代理人: 王勇,李科

技術領域

本發明涉及集成電路設計領域，具體涉及一種超速時延測試時鐘生成器。

背景技術

隨著超大規模集成電路的特征尺寸越來越小，芯片的時鐘頻率卻逐漸提高。在芯片的制造過程中，芯片中存在的小時延缺陷越來越普遍。當芯片的小時延缺陷在時隙值很小的一個通路上被激活時，將會導致芯片發生定時失效。此外，小時延缺陷易于隨著芯片中的使用過程發生老化，如阻性開路引起的小時延缺陷，隨著芯片的使用，阻性開路缺陷很可能會由于電遷移效應的影響而變成完全開路，從而使得芯片發生功能失效。

在芯片出廠前，通常需要對芯片進行時延測試以確保其在額定的時鐘頻率下正確工作。超速時延測試通過應用比電路功能時鐘頻率更高的測試時鐘對芯片進行測試，降低芯片測試時被測通路的時隙值，從而為芯片的小時延缺陷提供一種有效的檢測手段。

通過高速的外部測試儀來對芯片進行超速時延測試，其實現代價將非常昂貴。此外，測試時鐘的頻率也非常容易受到寄生電阻、寄生電容和傳輸線阻抗等影響。

中國專利號ZL201010033983.0中公開了一種測試時鐘生成模塊，其中圖1僅示出了用于生成超速測試時鐘的主要電子元器件，為了更清楚地描述其中的時延控制子模塊，在圖1中增加和修改了附圖標記。

時延控制裝置10包括多級時延控制級(圖1僅示出了其中的兩級時延控制級11、12)，每一級時延控制級包括第一輸入端、第二輸入端、第一輸出端和第二輸出端。每一級時延控制級的第一輸出端連接至下一級時延控制級的第一輸入端；且每一級時延控制級的第二輸出端連接至下一級時延控制級的第二輸入端。其中第一級時延控制級(圖1是時延控制級11)的第一輸入端和第二輸入端連接在一起作為時延控制裝置10的輸入端103。最后一級時延控制級(圖1是時延控制級12)的第一輸出端作為時延控制裝置10的第一輸出端101，最后一級時延控制級的第二輸出端作為時延控制裝置10的第二輸出端102。時延控制裝置10的輸入端103至或門51的一個輸入端形成第一傳輸路徑，且輸入端103至或門51的另一個輸入端形成第二傳輸路徑。

每一級時延控制級的電路結構完全相同。時延控制級12包括觸發器121、上部延遲單元122、多路選擇器123、下部延遲單元124、多路選擇器125、第一輸入端126和第二輸入端127。下部延遲單元124的時延值大于上部延遲單元122的時延值。時延控制級12的第一輸入端126分別通過導線和上部延遲單元122連接至多路選擇器123的第一輸入端和第二輸入端，且多路選擇器123的輸出端作為時延控制級12的第一輸出端。時延控制級12的第二輸入端127分別通過導線和下部延遲單元124連接至多路選擇器125的第一輸入端和第二輸入端，且多路選擇器125的輸出端作為時延控制級12的第二輸出端。觸發器121的輸出端Q的狀態位由掃描輸入信號SI的控制位確定，且其輸出端Q連接至多路選擇器123和125的選擇信號端。

其中圖1中的CCLK表示提供給時延控制裝置10中的觸發器的時鐘信號。圖1中的RESET信號用于給觸發器提供復位信號。圖1中的GSEN表示全局掃描使能信號。

通過控制時延控制裝置10中串行連接的觸發器的狀態位，從而控制時延控制裝置10的輸入端103接收的觸發信號TRIGGER(上升沿)在第二傳輸路徑與在第一傳輸路徑的時延差(即圖3的超速測試時鐘TCLK的加載邊緣和捕獲邊緣的時延差)。從而在芯片片內生成期望頻率的超速時延測試時鐘并對芯片進行超速時延測試，能夠有效地檢測芯片中的小時延缺陷。

但是，在芯片的制造過程中，由于工藝參數難以精確控制，下部延遲單元124與上部延遲單元122的時延差偏離所設計的時延差。上升沿的觸發信號TRIGGER在第二傳輸路徑與第一傳輸路徑的時延差也將偏離所設計的時延差，從而導致在芯片片內生成的超速測試時鐘的真實頻率偏離于所期望的頻率，降低了芯片片內超速時延測試的效果。因此，目前需要精確測量出超速時延測試時鐘的真實頻率。

發明內容

針對上述問題，本發明的一個實施例提供了一種超速時延測試時鐘生成器，包括：

觸發和振蕩信號輸出電路，包括第一輸入端和第二輸入端，用于選擇性輸出所述第一輸入端接收的觸發信號或所述第二輸入端接收的第一振蕩輸入信號或第二振蕩輸入信號；

時延控制裝置，用于將所述觸發和振蕩信號輸出電路的輸出信號進行時延處理后輸出第一輸出信號和第二輸出信號，其中所述第一輸出信號和第二輸出信號之間存在時延差；