[發明專利]將過孔與密集間距金屬互連層的頂和底自對準的結構和方法

有效

• 申請號: 201480083615.3
• 申請日: 2014-12-24
• 公開（公告）號: CN107112277B
• 公開（公告）日: 2021-03-12
• 發明（設計）人: R·E·申克爾;M·昌德霍克;R·L·布里斯托爾;M·J·科布林斯基;K·林
• 申請（專利權）人: 英特爾公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/60
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 陳松濤;王英

技術領域

本發明的實施例總體上涉及半導體器件的制造。具體而言，本發明的實施例涉及用于半導體器件的互連結構以及用于制造這種器件的方法。

背景技術

現代集成電路使用導電互連層來連接芯片上的各個器件和/或發送和/或接收器件外部的信號。通常類型的互連層包括耦合到各個器件的銅和銅合金互連線，包括通過過孔互連的其它互連線。集成電路具有多級互連并不罕見。例如，兩個或多個互連層可以通過電介質材料彼此分離。分離互連級的電介質層通常被稱為層間電介質(ILD)。

由于這些互連層由具有較小間距的互連線制造以適應較小芯片的需要，所以越來越難以將過孔與期望的互連層正確對準。特別地，在制造期間，由于自然產生的制造變化，過孔邊緣的位置相對于其要接觸的互連層或線可能沒有對準。但過孔必須允許將一個互連層的一個互連線連接到期望的下層或線，而不會錯誤地連接到不同的互連層或線。如果過孔沒有對準并接觸錯誤的金屬部件，則芯片可能會短路，導致電氣性能下降。解決這個問題的一個解決方案是減小過孔尺寸，例如通過使過孔變窄。然而，減小過孔尺寸導致電阻的增大并且降低制造期間的產量。

附圖說明

圖1是根據實施例的包括自對準的頂上過孔(overhead via)和自對準的貫穿過孔的互連結構的截面圖。

圖2是根據實施例的包括互連線之間的氣隙的互連結構的截面圖。

圖3A-3P是示出根據實施例的形成包括自對準的頂上過孔和自對準的貫穿過孔的互連結構的方法的截面圖。

圖4A-4C是示出根據實施例的改進頂上過孔和相鄰觸點之間的短路余量的方法的截面圖。

圖5A-5D是示出根據實施例的形成包括互連線之間的氣隙的互連結構的方法的截面圖。

圖6是實現本發明的一個或多個實施例的內插件的截面圖。

圖7是根據本發明的實施例構建的計算裝置的示意圖。

具體實施方式

本文說明的是：包括互連結構的系統，該互連結構允許形成與包括自對準的頂上過孔和自對準的貫穿過孔的密集間距的互連線的接觸；以及形成這種器件的方法。在下面的說明中，將使用本領域技術人員通常使用的術語來說明說明性實施方式的各個方面，以將其工作的實質傳達給本領域其他技術人員。然而，對于本領域技術人員顯而易見的是，本發明可以僅用所說明的方面中的一些來實現。為了解釋的目的，闡述了具體的數字、材料和配置，以提供對說明性實施方式的透徹理解。然而，對于本領域技術人員而言顯而易見的是，可以在沒有這些具體細節的情況下實踐本發明。在其他情況下，省略或簡化了公知的特征，以免使得說明性實施方式難以理解。

將以最有助于理解本發明的方式將多個操作作為依次的多個分離的操作進行說明，但說明的順序不應解釋為暗示這些操作必定是順序相關的。具體而言，這些操作不必按照所呈現的順序執行。

本發明的實施方式可以在諸如半導體襯底的襯底上形成或執行。在一個實施方式中，半導體襯底可以是使用體硅或絕緣體上硅下部結構形成的晶體襯底。在其他實施方式中，半導體襯底可以使用替代材料形成，所述替代材料可以或可以不與硅組合，其包括但不限于鍺、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、銦鎵砷化物、銻化鎵、或者III-V族或IV族材料的其他組合。盡管這里說明了可以形成襯底的材料的幾個示例，但是可以用作其上可以構建半導體器件的基礎的任何材料都落在本發明的范圍內。

圖1是根據本發明的實施例的互連結構100的截面圖。互連結構100可以與利用一個或多個互連層的諸如IC電路等的任何半導體器件結合使用。互連結構100形成在層間電介質(ILD)103中。本發明的實施例利用本領域通常已知的用作ILD(例如二氧化硅)的低k電介質材料。根據本發明的實施例，適合于形成ILD 103的低k電介質材料還可以包括但不限于諸如摻碳二氧化硅、多孔二氧化硅或氮化硅的材料。本發明的另外的實施例可以包括由k值小于5的電介質材料形成的ILD 103。實施例還可以包括k值小于2的ILD。根據本發明的實施例，ILD 103可以小于100nm厚。根據另外的實施例，ILD 103可以小于40nm厚。本發明的另外的實施例還可以包括厚度在40nm和80nm之間的ILD 103。另外的實施例包括大約60nm厚的ILD 103。