[發(fā)明專利]防止子溝道漏電流的半導(dǎo)體裝置

有效

• 申請?zhí)枺?/td>: 201480083566.3
• 申請日: 2014-12-22
• 公開（公告）號: CN107004709B
• 公開（公告）日: 2021-10-15
• 發(fā)明（設(shè)計）人: K·賈姆布納坦;G·A·格拉斯;C·S·莫哈帕特拉;A·S·默西;S·M·塞亞;T·加尼
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: H01L29/78
• 分類號: H01L29/78
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 劉瑜;王英

實施例包括一種裝置，該裝置包括：襯底上的鰭狀物結(jié)構(gòu)，鰭狀物結(jié)構(gòu)包括鰭狀物頂部和底部部分、包括多數(shù)載流子的溝道、以及外延(EPI)層；絕緣層，其包括鄰近鰭狀物頂部和底部部分的絕緣層頂部和底部部分；其中(a)EPI層包括IV族和III?V族材料中的一種或多種，(b)鰭狀物底部部分包括摻雜劑的鰭狀物底部部分濃度，摻雜劑與多數(shù)載流子極性相反，(c)鰭狀物頂部部分包括摻雜劑的鰭狀物頂部部分濃度，其低于鰭狀物底部部分濃度，(d)絕緣層底部部分包括摻雜劑的絕緣層底部部分濃度，以及(e)絕緣層頂部部分包括絕緣頂層部分濃度，其大于絕緣底部部分濃度。本文描述了其它實施例。

技術(shù)領(lǐng)域

本發(fā)明的實施例是在半導(dǎo)體器件領(lǐng)域，以及更具體地，是非平面晶體管。

背景技術(shù)

FinFET是圍繞半導(dǎo)體材料的薄帶(被稱為“鰭狀物”)構(gòu)造的晶體管。晶體管包括標準場效應(yīng)晶體管(FET)節(jié)點/部件：柵極、柵極電介質(zhì)、源極區(qū)域、以及漏極區(qū)域。該器件的導(dǎo)電溝道駐留在柵極電介質(zhì)下方、鰭狀物的外側(cè)。具體地，電流沿鰭狀物的“兩個側(cè)壁”以及沿鰭狀物的頂側(cè)而流動。因為導(dǎo)電溝道基本上沿鰭狀物的三個不同的外部、平面區(qū)域駐留，所以這種FinFET典型地被稱為“三柵極”FinFET。存在其它類型的FinFET (例如，“雙柵極”FinFET，其中導(dǎo)電溝道主要僅沿鰭狀物的兩個側(cè)壁駐留而不沿鰭狀物的頂側(cè)駐留)。

附圖說明

根據(jù)所附權(quán)利要求、一個或多個示例實施例的以下詳細描述、以及對應(yīng)的附圖，本發(fā)明的實施例的特征和優(yōu)點將變得顯而易見。在認為適當(dāng)?shù)那闆r下，附圖標記在附圖中重復(fù)以指示對應(yīng)的或相似的元素。

圖1-2描繪了在各種處理階段本發(fā)明的各種實施例的前橫截面圖。

圖3a和4a描繪了在不同處理階段本發(fā)明的實施例中的均勻摻雜的鰭狀物結(jié)構(gòu)的前橫截面圖。

圖3b和4b描繪了在不同處理階段本發(fā)明的實施例中的均勻摻雜的鰭狀物結(jié)構(gòu)的前橫截面圖。

圖4c描繪了圖4b的實施例的側(cè)橫截面圖。

具體實施方式

現(xiàn)在將參考附圖，其中相同的結(jié)構(gòu)可以設(shè)置有相同的后綴附圖標記。為了更清楚地示出各種實施例的結(jié)構(gòu)，本文所包括的附圖是半導(dǎo)體/電路結(jié)構(gòu)的圖解表示。因此，所制造的集成電路結(jié)構(gòu)的實際外觀(例如，在顯微照片中)可以表現(xiàn)為不同的，而仍然包含示出的實施例的所要求保護的結(jié)構(gòu)。此外，附圖可以僅示出用于理解示出的實施例的結(jié)構(gòu)。本領(lǐng)域已知的附加結(jié)構(gòu)可能未被包括以保持附圖清晰。例如，并非必須示出半導(dǎo)體器件的每個層。“實施例”、“各種實施例”等指示如此描述的(多個)實施例可以包括特定特征、結(jié)構(gòu)或特性，但是并不是每個實施例都必須包括特定特征、結(jié)構(gòu)或特性。一些實施例可以具有針對其它實施例描述的特征中的一些特征、全部特征、或者沒有這樣的特征。“第一”、“第二”、“第三”等描述共同的對象，并指示相同對象的不同實例正在被引用。這樣的形容詞并非暗示如此描述的對象必須按給定的順序，或者時間地、空間地、以排序的方式，或者以任何其它方式。“連接”可以指示元件彼此直接物理或電接觸，并且“耦合”可以指示元件彼此協(xié)作或交互，但是元件可以直接物理或電接觸，或者可以不直接物理或電接觸。

功耗是電路開發(fā)中的主要考慮因素。當(dāng)晶體管處于其截止狀態(tài)時，應(yīng)當(dāng)優(yōu)選地使通過晶體管的無意泄漏路徑的電流消耗最小化。平面型和FinFET晶體管中的主要泄漏路徑在子溝道區(qū)域(有時被稱為FinFets中的“子鰭狀物”區(qū)域，或者一般而言稱為“子結(jié)構(gòu)”)中。為了限制該路徑，常規(guī)晶體管的設(shè)計人員試圖在源極與溝道/子溝道區(qū)域之間以及漏極與溝道 /子溝道區(qū)域之間采用尖銳的正/負(p/n)結(jié)。在常規(guī)的平面晶體管設(shè)計中，這種尖銳的p/n結(jié)通常通過使用子溝道或子結(jié)構(gòu)區(qū)域的恰當(dāng)?shù)内逑喾磽诫s來實現(xiàn)。例如，對于pMOS器件而言，溝道下方的阱是負(n)摻雜的，而對于n-MOS器件而言，溝道下方的阱是p摻雜的。