[發明專利]防止時序違規

有效

• 申請號: 201480065551.4
• 申請日: 2014-10-02
• 公開（公告）號: CN105794110B
• 公開（公告）日: 2020-03-17
• 發明（設計）人: 亞尼·梅基佩;勞里·科斯基寧;馬修·特恩奎斯特;馬庫斯·希恩卡里
• 申請（專利權）人: 米尼碼處理器公司
• 主分類號: H03K5/19
• 分類號: H03K5/19;G06F1/04;H03K19/003
• 代理公司: 北京品源專利代理有限公司 11332
• 代理人: 楊生平;王天鵬

一種裝置，包括時鐘，其適于提供如果未檢測到時序違規在第一電平與第二電平之間周期地交替的時鐘信號；第一鎖存器，其適于被計時為使得當時鐘信號處于第一電平時，其使第一信號通過；第二組合邏輯，其適于基于通過第一鎖存器的第一信號而輸出第二信號；第二鎖存器，其適于被計時為使得當時鐘信號處于第二電平時其使第二信號通過；檢測部件，其適于檢測第一信號和第二信號中的至少一個的順序違規；時間拉伸部件，其適于在檢測到時序違規的情況下將時鐘拉伸，使得時鐘以一定延遲在第一電平與第二電平之間交替。

技術領域

本發明涉及一種與管線數字邏輯的時序有關的裝置、方法以及計算機程序產品。更特別地，本發明提供了一種用以避免錯誤時序違規和緩解時序違規的機制。

背景技術

縮寫

CLK 時鐘

FW 固件

HW 硬件

LL 邏輯鎖存器

SW 軟件

TB 時間借用

TED 時序錯誤檢測

TEP 時序錯誤預防

在現在的數字邏輯系統中，嘗試在減少功率消耗的同時增加操作效率。在此類系統中，時序違規(包括時序錯誤)可由于例如(局部)電壓降、溫度變化、門長度的變化、晶體管的摻雜濃度變化及其它半導體元件、交叉耦合噪聲等而發生。并且，數字邏輯電路的不同部分中的不同制造過程全局或局部拐角可導致時序違規。為了避免由于過慢的組合邏輯而引起的時序違規，通常應用時序裕度。

在本申請中，在有時序違規時，理解以下行為(參見圖1)：

數字邏輯(也稱為邏輯電路)包括一個或多個組合邏輯，諸如圖1中的f_A和f_B。組合邏輯的操作結果被存儲在相應(1位)寄存器中，諸如寄存器A、寄存器B。寄存器可以是鎖存器或觸發器或其兩者的混合。其根據時鐘CLK工作(被計時或門控)。在圖中，短劃線箭頭指示計時。觸發器對于時鐘的(上升或下降)邊沿處的數據輸入而言是透明的。如果時鐘具有預定義狀態(高或低)，則鎖存器對于數據輸入而言是透明的。當時鐘從此狀態渡越到另一狀態時，實際數據輸入被存儲并保持在鎖存器中直至時鐘再次渡越到預定義狀態為止。在下文中，考慮鎖存器。

如果數字邏輯正確地工作，則組合邏輯f_A對輸入信號X進行工作以獲得f_A(X)。如果鎖存器A在時鐘的第一循環處(在時鐘的某個電平處，諸如高)對于輸入數據而言是透明的，則其在時鐘保持在某個電平的同時使f_A(X)通過，并且當時鐘渡越到反相電平(例如低)時存儲f_A(X)。如果存在后續組合邏輯和鎖存器，例如圖1中所示的f_B和鎖存器B，則組合邏輯f_B將對f_A(X)進行操作，獲得f_B(f_A(X))。當鎖存器B對于數據輸入而言透明時(如果時鐘再次地處于某個電平)，此結果在時鐘的第二循環處被存儲在鎖存器B中。

然而，如果當鎖存器變得對于數據輸入而言透明時組合邏輯A還沒有結束其操作，則鎖存器A將在時鐘渡越到反相電平時存儲可能不同于f_A(X)的值。這稱為時序違規。如果寄存器A的輸出不同于f_A(X)，則時序違規可導致時序錯誤。因此，后續組合邏輯可對“錯誤”輸入進行工作，使得其不獲得f_B(f_A(X))。

可用TED來檢測時序違規。例如，已知時序違規檢測的以下方法：