[發明專利]具有增強的可靠性和密度的經校準輸出驅動器

有效

• 申請號: 201480056988.1
• 申請日: 2014-10-14
• 公開（公告）號: CN105659499B
• 公開（公告）日: 2017-10-24
• 發明（設計）人: M·J·布魯諾利;M·維蘭
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03K19/00
• 分類號: H03K19/00;G11C7/10;H03K19/003;H04L25/02
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 李小芳

1.一種輸出驅動器，包括：

集成電路的下拉區段，其包括并聯耦合在輸出節點與接地之間的多條雙模支路，其中所述下拉區段被配置成接收具有對應于所述多條雙模支路的多個校準比特的校準字，其中所述多條雙模支路被配置成響應于互補數據輸出信號的斷言而從所述輸出節點汲取期望電流至接地；并且其中每條雙模支路包括：

電阻器，其具有耦合至所述輸出節點的第一端子；

數據晶體管，其耦合在所述電阻器的第二端子與接地之間，所述數據晶體管被配置成響應于所述互補數據輸出信號的斷言而導電，其中所述數據晶體管具有足夠的大小以在所述輸出驅動器的最快預期工藝角處傳導所述期望電流的一部分；以及

校準晶體管，其耦合在所述第二端子與接地之間，所述校準晶體管被配置成響應于所述支路的相應校準比特的斷言而導電，其中所述校準晶體管具有相對于所述數據晶體管大小而言不同的大小，以使得在所述輸出驅動器的最慢預期工藝角處由所述數據晶體管和所述校準晶體管傳導的總電流等于所述期望電流的所述部分。

2.如權利要求1所述的輸出驅動器，其特征在于，所述雙模支路排列成從第一雙模支路到最后一條雙模支路，所述第一雙模支路之后的每條雙模支路跟隨在前一雙模支路之后，并且其中所述第一雙模支路之后的每條雙模支路的電阻器具有的電阻是前一雙模支路的電阻器的電阻的一半。

3.如權利要求1所述的輸出驅動器，其特征在于，每個電阻器是薄膜電阻器。

4.如權利要求3所述的輸出驅動器，其特征在于，每個薄膜電阻器包括氮化鈦。

5.如權利要求2所述的輸出驅動器，其特征在于，所述第一雙模支路的數據晶體管具有第一強度，并且其中所述第一雙模支路之后的每條雙模支路的數據晶體管具有的強度為前一雙模支路中的數據晶體管的強度的兩倍。

6.如權利要求2所述的輸出驅動器，其特征在于，所述數據晶體管和所述校準晶體管包括NMOS晶體管。

7.如權利要求1所述的輸出驅動器，其特征在于，進一步包括上拉區段，其具有耦合在所述輸出節點與電源節點之間的多條雙模上拉支路，其中每條雙模上拉支路包括電阻器，并且其中每條雙模上拉支路被配置成在第一操作模式中僅使用數據路徑來導電且在第二操作模式中使用所述數據路徑和校準路徑來導電，并且其中所述上拉區段被配置成接收具有對應于所述上拉區段中的所述多條雙模支路的多個校準比特的上拉校準字。

8.如權利要求7所述的輸出驅動器，其特征在于，每條雙模上拉支路包括：

電阻器，其具有耦合至所述輸出節點的第一端子；

數據晶體管，其耦合在所述雙模上拉支路的電阻器的第二端子與所述電源節點之間并具有耦合至所述互補數據輸出信號的柵極；以及

校準晶體管，其耦合在所述雙模上拉支路的電阻器的第二端子與所述電源節點之間并具有耦合至所述雙模上拉支路的校準比特的柵極。

9.如權利要求8所述的輸出驅動器，其特征在于，所述雙模上拉支路排列成從第一雙模上拉支路到最后一條雙模上拉支路，所述第一雙模上拉支路之后的每條雙模上拉支路具有前一雙模上拉支路，其中所述第一雙模上拉支路的電阻器具有第一電阻，并且其中所述第一雙模上拉支路之后的每條雙模上拉支路的電阻器具有的電阻為前一雙模上拉支路中的電阻器的電阻的一半。

10.如權利要求8所述的輸出驅動器，其特征在于，所述雙模上拉支路中的所述數據晶體管和所述校準晶體管包括PMOS晶體管。