[發明專利]具有同級不同電阻器的集成電路

有效

• 申請號: 201480010909.3
• 申請日: 2014-02-28
• 公開（公告）號: CN105027283B
• 公開（公告）日: 2018-04-03
• 發明（設計）人: C·迪內克爾;K·斯普林格;F·施廷格爾
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H01L27/01
• 分類號: H01L27/01;H01L21/4763;H05K1/16;H05K3/00;H01C13/00;H01C17/06;H01C17/28
• 代理公司: 北京紀凱知識產權代理有限公司11245
• 代理人: 趙蓉民,徐東升

技術領域

本發明涉及集成電路領域。更具體地，本發明涉及集成電路中的薄膜電阻器。

背景技術

集成電路可以包括具有寬范圍的電阻的薄膜電阻器。例如，集成電路可以包括使用在傳感器電路中的電阻小于10歐姆的薄膜電阻器，在放大器電路中用作反饋電阻的具有幾千歐姆電阻的另一電阻器，以及在分壓器電路中具有超過一百萬歐姆的電阻的又一電阻器。薄膜電阻器相比于其他電阻器諸如擴散阱電阻器可以提供期望的精確度級。形成具有寬范圍電阻的薄膜電阻器且同時保持制造集成電路所期望的成本和復雜性可能是有問題的。

發明內容

包含三個薄膜電阻器的集成電路可以使用兩個圖案化步驟來形成，這三個薄膜電阻器具有三個薄膜層的三種不同組合的電阻器主體。底部薄膜層形成在集成電路的介電層上方。中間薄膜層形成在底部薄膜層上。第一蝕刻掩模形成在中間薄膜層上方以覆蓋第一電阻器的第一主體和第一頭部，覆蓋第二電阻器的第二主體和第二頭部，并且至少暴露出第三電阻器的第三主體。第一蝕刻工藝去除由第一蝕刻掩模暴露出的區域中的中間薄膜層和底部薄膜層。

頂部薄膜層形成在集成電路的現有頂表面上方，接觸在第一電阻器的第一主體和第一頭部上方以及第二電阻器的第二主體和第二頭部上方的中間薄膜層。第二蝕刻掩模形成在頂部薄膜層上方，覆蓋第一電阻器的第一頭部、第二電阻器的第二主體和第二頭部以及第三電阻器的第三主體和第三頭部，并且暴露出第一電阻器的第一主體。第二蝕刻工藝去除由第二蝕刻掩模暴露出的區域中的頂部薄膜層和中間薄膜層。在底部薄膜層和中間薄膜層中的電阻材料以及第二蝕刻工藝的蝕刻劑被選擇以便為中間薄膜層提供相對于底部薄膜層的蝕刻選擇性，使得第二蝕刻工藝留下底部薄膜層的期望部分，在一些版本中基本上全部留下。

第一電阻器的第一主體包括底部薄膜層并且不含中間薄膜層和頂部薄膜層。第一電阻器的第一頭部包括底部薄膜層、中間薄膜層和頂部薄膜層。第二電阻器的第二主體包括底部薄膜層、中間薄膜層和頂部薄膜層。第二電阻器的第二頭部包括底部薄膜層、中間薄膜層和頂部薄膜層。第三電阻器的第三主體包括頂部薄膜層并且不含中間薄膜層。第三電阻器的第三頭部包括頂部薄膜層。

附圖說明

圖1是包含三個薄膜電阻器的示例性集成電路的橫截面。

圖2A-2H是以連續制造階段描繪的圖1的集成電路的橫截面。

圖3A-3I是以連續制造階段描繪的包含三個薄膜電阻器的另一集成電路的橫截面。

圖4A-4F是以連續制造階段描繪的包含三個薄膜電阻器的又一集成電路的橫截面。

具體實施方式

圖1示出包含三個薄膜電阻器的示例性集成電路。集成電路100包括在集成電路100的現有頂表面處的第一電介質層102上的用于第一電阻106、第二電阻器108和第三電阻器110的區域。

第一電阻器106具有第一主體116，該第一主體包括底部薄膜層104并且不包括中間薄膜層112和頂部薄膜層128。第一個電阻器106具有第一頭部118，該第一頭部118包括底部薄膜層104、中間薄膜層112和頂部薄膜層128。

第二電阻器108具有第二主體120，該第二主體包括底部薄膜層104、中間薄膜層112和頂部薄膜層128。第二電阻器108具有第二頭部122，該第二頭部包括底部薄膜層104、中間薄膜層112和頂部薄膜層128。

第三電阻器110具有第三主體124，該第三主體包括頂部薄膜層128并且不包括中間薄膜層112。第三電阻器110具有第三頭部126，該第三頭部包括頂部薄膜層128。在本示例中，第三主體124不包括底部薄膜層104和中間薄膜層112。

第二介電層132被設置在第一電阻器106、第二電阻器108和第三電阻器110上方。第二介電層132可以是互連結構中的典型層間介電層。