[發明專利]減少的不可校正的存儲器錯誤

有效

• 申請號: 201480008297.4
• 申請日: 2014-03-05
• 公開（公告）號: CN104969193B
• 公開（公告）日: 2017-01-18
• 發明（設計）人: K.潘加;P.S.達姆勒;R.森達拉姆;S.卡瓦米;J.M.瓦克;D.里維斯
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/16
• 分類號: G06F11/16;G06F12/00
• 代理公司: 中國專利代理(香港)有限公司72001
• 代理人: 王洪斌,徐紅燕

1.一種減少不可校正的存儲器錯誤的方法，包括：

確定用于存儲器陣列的集合的邏輯陣列地址；

至少部分地基于存儲器陣列的集合內的至少兩個存儲器陣列的邏輯位置而將邏輯陣列地址變換成至少兩個唯一陣列地址；以及

分別使用至少兩個唯一陣列地址訪問至少兩個存儲器陣列；

其中所述變換減少包括來自存儲器陣列的集合的數據的錯誤校正代碼字中的不可校正的錯誤。

2.權利要求1的方法，其中錯誤校正代碼字至少包括分別來自存儲器陣列的集合的存儲器陣列的數據位；并且

至少兩個存儲器陣列中的公共物理位置映射到至少兩個不同的錯誤校正代碼字以減少由于使錯誤校正代碼字過載有錯誤的存儲器陣列的集合中的系統錯誤所致的不可校正的存儲器錯誤。

3.權利要求1的方法，還包括：

使用至少兩個唯一陣列地址從存儲器陣列的集合檢索錯誤校正代碼字的數據；以及

從存儲器陣列的集合向控制器提供錯誤校正代碼字的數據；

其中控制器校正錯誤校正代碼字中的一個或多個錯誤。

4.權利要求1的方法，其中所述變換包括對邏輯陣列地址的地址線重排序。

5.權利要求1的方法，其中所述變換包括在邏輯陣列地址上執行算術運算。

6.權利要求1的方法，其中所述變換還部分地基于編程到控制寄存器中的值。

7.權利要求1至6中任一項的方法，其中第一唯一陣列地址包括第一行地址和第一列地址；并且

第二唯一陣列地址包括第二行地址和第二列地址；

其中第一行地址不同于第二行地址，或者第一列地址不同于第二列地址。

8.權利要求1至6中任一項的方法，還包括使用至少兩個唯一陣列地址的第一唯一陣列地址訪問存儲器陣列的集合內的存儲器陣列的組。

9.權利要求1至6中任一項的方法，其中至少兩個存儲器陣列的邏輯位置包括存儲器陣列的集合內的存儲器陣列的組的標識符。

10.權利要求9的方法，其中至少兩個存儲器陣列的邏輯位置還包括芯片標識符。

11.一種集成電路包括：

用于確定用于存儲器陣列的集合的邏輯陣列地址的構件；

用于至少部分地基于存儲器陣列的集合內的至少兩個存儲器陣列的邏輯位置而將邏輯陣列地址變換成至少兩個唯一陣列地址的構件；以及

分別使用至少兩個唯一陣列地址訪問至少兩個存儲器陣列的構件；

其中邏輯陣列地址的變換減少包括來自存儲器陣列的集合的數據的錯誤校正代碼字中的不可校正的錯誤。

12.權利要求11的集成電路，其中錯誤校正代碼字至少包括分別來自存儲器陣列的集合的存儲器陣列的數據位；并且

至少兩個存儲器陣列中的公共物理位置映射到至少兩個不同的錯誤校正代碼字以減少由于使錯誤校正代碼字過載有錯誤的存儲器陣列的集合中的系統錯誤所致的不可校正的存儲器錯誤。

13.一種集成電路包括：

至少包含第一存儲器陣列和第二存儲器陣列的存儲器陣列的集合；

至少部分地基于存儲器陣列的集合內的第一存儲器陣列的邏輯位置將邏輯陣列地址變換成耦合到第一存儲器陣列的第一唯一陣列地址的第一電路；以及

至少部分地基于存儲器陣列的集合內的第二存儲器陣列的邏輯位置將邏輯陣列地址變換成耦合到第二存儲器陣列的第二唯一陣列地址的第二電路；

其中來自第一唯一陣列地址處的第一存儲器陣列的數據和來自第二唯一陣列地址處的第二存儲器陣列的數據包括在特定錯誤校正代碼字中以減少特定錯誤校正代碼字中的不可校正的錯誤。

14.權利要求13的集成電路，其中第一錯誤校正代碼字包括由第一邏輯陣列地址標識的數據，并且第二錯誤校正代碼字包括由第二邏輯陣列地址標識的數據；

第一電路將第一邏輯地址變換成標識第一存儲器陣列中的特定陣列位置，并且第二電路將第二邏輯地址變換成標識第二存儲器陣列中的特定陣列位置；并且

第一存儲器陣列和第二存儲器陣列二者中的特定陣列位置中的系統錯誤在第一錯誤校正代碼字和第二錯誤校正代碼字之間分布錯誤以避免使第一錯誤校正代碼字或第二錯誤校正代碼字過載有錯誤。