[發明專利]具有石墨烯屏蔽體的三維(3D)集成電路(3DIC)以及相關的制造方法

在審

• 申請號: 201480008148.8
• 申請日: 2014-02-07
• 公開（公告）號: CN104981899A
• 公開（公告）日: 2015-10-14
• 發明（設計）人: Y·杜
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H01L23/367
• 分類號: H01L23/367;H01L23/373;H01L27/02;H01L27/06
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 王英;陳松濤

優先申請

本申請要求2013年2月12日提交的，名稱為“THREE-DIMENSIONAL(3-D)INTEGRATED?CIRCUITS(3DICS)WITH?GRAPHENE?SHIELD,AND?RELATED?COMPONENTS?AND?METHODS”，序列號為13/765,061的美國專利申請的優先權，其通過全文引用的方式并入本文中。

相關申請

本申請與2013年2月12日提交的，名稱為“ION?REDUCED,ION?CUT-FORMED?THREE?DIMENSIONAL,INTEGRATED?CIRCUITS(3DICS),AND?RELATED?METHODS?AND?SYSTEMS”，序列號為13/765,080的美國專利申請相關。

背景技術

I.本公開內容的領域

本公開內容的技術涉及三維集成電路(3DIC)。

II.背景

移動通信設備已經在當前社會中變得常見。這些移動設備的流行部分地由現在在這樣的設備上實現的許多功能所驅使。對這樣的功能的需求增加了處理能力要求，并產生了對更強大的電池的需要。在移動通信設備殼體的有限空間內，電池與處理電路進行競爭。這些因素和其它因素有助于電路內的部件和功耗的持續小型化。

部件的小型化影響處理電路的所有方面，包括在處理電路中的晶體管和其它無功元件。一種小型化技術涉及不僅在x-y坐標系中，還在z-坐標系中布置集成電路。也就是說，當前的小型化技術使用三維(3D)集成電路(IC)(3DIC)來實現較高的器件封裝密度、較低的互連延遲和較低的成本。當前，存在幾種技術來制造或形成3DIC。

用于形成3DIC的第一種技術是選擇性外延層生長。選擇性外延層生長可以產生可接受的像樣品質的IC，但是由于與工藝相關聯的嚴格要求，這種技術是昂貴的。用于形成3DIC的第二種技術是晶圓上晶圓制造技術，據此，將電子部件分別構建在兩個或更多個半導體晶圓上。將該兩個或更多個半導體晶圓堆疊、對準、接合和劃片成3DIC。需要并提供硅通孔(TSV)以實現在堆疊的晶圓之間的電連接。由于IC在各個層上的互相依賴，在堆疊的晶圓中的任何一個晶圓的未對準或TSV缺陷會導致整個缺陷的集成電路。用于形成3DIC的第三種技術是晶圓上管芯技術，據此將電子部件構建在兩個半導體晶圓上。在這種技術中，一個晶圓被切片，并且將切割的管芯對準并接合到第二晶圓的管芯座上。這種晶圓上管芯技術還會經受對準的問題。用于形成3DIC的第四種技術是管芯上管芯技術，據此將電子部件構建在多個管芯上，并且隨后將其堆疊、對準和接合。這種方法經受相同的未對準的問題，這個問題可能致使最后的3DIC不可用。

用于形成3DIC的第五種技術是單片技術，由此將電子部件和它們的連接件構建在單個半導體晶圓上的層中。通過離子切割工藝來將這些層進行組裝。以這種方式使用這些層消除了對精確對準和TSV的需求。在單片方法中，準備了在其上具有集成部件的受主晶圓。在受主晶圓的頂面上形成氧化層。通過使施主晶圓經受離子(通常是氫)注入工藝來準備施主晶圓。隨后將具有離子注入的施主晶圓的表面堆疊到受主晶圓的氧化層上。受主晶圓的氧化層通過退火工藝與施主晶圓的表面接合。施主晶圓隨后被移除，將硅層轉移到受主晶圓。在轉移的硅層上方循序地制造另外的電子部件和互連件。相比于外延生長，單片技術不是那么昂貴，并且消除了未對準的風險，得到了比依賴于晶圓與晶圓對準、晶圓與管芯對準或者管芯與管芯對準的技術更多的功能器件。

單片方法使得集成電路具有較小覆蓋區，但是，三維集成電路中的有源部件的密度產生了比簡單的二維集成電路相對高的熱量。高的溫度會負面影響電路中有源部件的性能。此外，通過將電路布置在三維中而不只是在二維中還產生了電路之間針對電磁干擾(EMI)或者串擾的新機會。EMI還負面影響電路中有源部件的性能。

發明內容