[實用新型]復位電路有效
| 申請號: | 201420857029.7 | 申請日: | 2014-12-24 |
| 公開(公告)號: | CN204406320U | 公開(公告)日: | 2015-06-17 |
| 發明(設計)人: | 周斌;陳興根 | 申請(專利權)人: | 上海斐訊數據通信技術有限公司 |
| 主分類號: | G06F1/24 | 分類號: | G06F1/24 |
| 代理公司: | 上海申新律師事務所 31272 | 代理人: | 俞滌炯 |
| 地址: | 201616 上海*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 復位 電路 | ||
技術領域
本實用新型涉及嵌入式系統技術領域,尤其涉及一種復位電路。
背景技術
復位信號對于嵌入式系統是很重要的信號。復位電路設計的好壞,直接影響到整個嵌入式系統工作的可靠性,穩定可靠的復位信號能夠保證嵌入式系統內的芯片能夠有足夠的時間恢復初始配置。
目前常用的實現復位的技術方案主要有如下兩種。
方案一、如圖1所示,該技術方案主要由四個模塊形成,分別為輸入模塊、復位模塊、緩存模塊、、處理單元。輸入模塊主要作用是提供人為干預的接口,復位模塊主要作用是提供可靠的復位信號,該技術方案的工作可分為兩種情況:情況一、正常的上電過程中,當復位模塊監測到電壓超過預期值,則復位模塊自動產生可靠地復位信號;情況二、當人為的干預嵌入式系統時候,只需要通過輸入模塊輸出一個復位指令,該復位指令輸出至復位模塊使其產生可靠的復位信號。緩存模塊的作用是將復位模塊產生的復位信號輸出至需要復位的單元或電路,處理單元接收到復位信號后執行復位操作。
方案一的工作原理進一步可細分為兩個時間片。一個時間片是嵌入式系統正常上電的過程中。此時輸入模塊保持穩定不輸出復位指令,復位模塊自身檢測電壓,當電壓升高到一定值后,復位模塊輸出可靠的復位信號,該復位信號通過緩存模塊進行分支與延時處理,輸出與待復位電路或者單元相匹配的復位信號,從而使嵌入式系統完成上電復位。另一個時間片是嵌入式系統運行異常以后,當使用者發現異常現象,通過輸入模塊輸出復位指令,復位模塊檢測到該復位指令后,在指令期結束后輸出可靠地復位信號輸出與待復位電路或者單元相匹配的復位信號,從而使嵌入式系統完成上電復位。
如圖2所示,方案二、該技術方案包括輸入模塊、復位模塊、緩存模塊、處理單元。與技術方案一的不同之處在于該方案還包括了在處理單元運行軟件時,可通過處理單元中的公共端口產生復位指令。
進一步,方案二的工作原理分為三個時間片,其中的兩個時間片與方案一類似,上電復位時和人工指令復位,第三個時間片在于當軟件在運行的過程中檢測到了異常,需要進行復位操作時,可以通過處理單元中公共接口端將復位指令傳送給復位模塊,當復位模塊檢測到該復位指令后輸出可靠地復位信號。
現有技術的不足之處在于:對于技術方案一的嵌入式系統,一旦嵌入式系統出現異常,只能通過人工的方式完成整個系統的復位;對于技術方案二的嵌入式系統,主要是通過嵌入式系統運行的軟件進行監控,當監控到有異常的時候,通過公共接口端發出復位指令來完成整個系統的復位,該方案雖然避免了人工介入實現了系統的自動化控制,但其中存在的問題在于嚴重的依賴軟件,必須保證在軟件運行完好的情況下或者軟件的最小部分必須能夠保證監測到異常才能保證復位。
實用新型內容
針對現有技術的不足,本實用新型提供一種復位電路,應用于嵌入式系統中,其中:包括
處理單元,具有公共接口端和控制端;用以產生第一復位信號并通過所述公共接口端輸出;以及于一復位指令作用下實施復位操作;
程序處理單元,通過數據/地址總線連接所述處理單元,用以通過所述數據/地址總線實現與所述處理單元之間的數據交互;
監控單元,輸入端連接所述程序儲存單元的使能端;用以監測所述程序處理單元的使能端預定時間內是否產生一下降沿脈沖,并于所述預定時間內未產生所述下降沿脈沖狀態下,輸出第二復位信號;
輸入單元,用以于操作者的控制下產生第三復位信號并輸出;
邏輯處理單元,輸入端分別連接所述公共接口端、所述監控單元的輸出端、所述輸入單元,用以于接收所述第一復位信號、和/或所述第二復位信號、和/或所述第三復位信號時,并形成一控制命令輸出;
復位單元,分別連接所述邏輯處理單元的輸出端、所述控制端,用于接收所述邏輯處理單元輸出的所述控制命令,并根據所述控制命令產生所述復位指令輸出至所述控制端。
優選地,還包括一緩沖單元,輸入端連接于所述復位單元,輸出端連接所述處理單元,和/或復數個待復位裝置,用以延時擴展所述復位指令,并形成與所述處理單元、和/或所述待復位裝置相匹配的所述復位指令輸出。
優選地,所述復位指令為寬度為500μs低電平脈沖信號。
優選地,所述監控單元主要由下降沿JK觸發器形成,所述下降沿JK觸犯器的J引腳、K引腳分別連接高電平、CP引腳連接所述使能端,Q引腳連接所述邏輯處理單元。
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