[實用新型]一種用于集成電路的帶隙基準源電路

有效

• 申請號: 201420854337.4
• 申請日: 2014-12-25
• 公開（公告）號: CN204256579U
• 公開（公告）日: 2015-04-08
• 發明（設計）人: 趙陽
• 申請（專利權）人: 上海華群實業股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及一種用于集成電路的帶隙基準源電路。

背景技術

電壓基準源作為一個獨立的功能模塊被廣泛地應用于模擬及數模混合集成電路中，其性能決定了整個芯片的可靠性。電壓基準源的電路結構有很多，帶隙基準源應用廣泛。

傳統的帶隙基準源由于基極電流的存在，將會影響三級管的集電極的電流密度，不能保證運算放大器輸入端的兩個支路上三級管集電極電流的一致性，從而導致了較大的基準電壓溫漂系數，需要進行基極電流補償。

實用新型內容

本實用新型的目的在于提供一種用于集成電路的帶隙基準源電路，能有效消除因基極電流導致的基準電壓溫度系數較大的現象。

實現上述目的的技術方案是：

一種用于集成電路的帶隙基準源電路，包括：第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管，其中，

所述第一PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第二PMOS管的源極；

所述第二PMOS管、第四PMOS管、第六PMOS管、第八PMOS管、第十PMOS管、第十二PMOS管、第十四PMOS管和第十六PMOS管各自的柵極相接；

所述第二PMOS管的漏極接所述第一三極管的發射極；

所述第三PMOS管的源極接電源，漏極接所述第四PMOS管的源極，柵極接所述第三NMOS管的漏極；

所述第四PMOS管的漏極接所述第三NMOS管的漏極；

所述第五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第六PMOS管的源極；

所述第六PMOS管的漏極接所述第二三極管的發射極；

所述第七PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第八PMOS管的源極；

所述第八PMOS管的漏極接所述第二三極管的發射極；

所述第九PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十PMOS管的源極；

所述第十PMOS管的漏極通過所述第一電阻接所述第三三極管的發射極；

所述第十一PMOS管的源極接電源，柵極接所述運算放大器的輸出端，漏極接所述第十二PMOS管的源極；

所述第十二PMOS管的漏極通過所述第二電阻接所述第四三極管的發射極；

所述第十三PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十四PMOS管的源極；

所述第十四PMOS管的漏極接所述第四三極管的發射極；

所述第十五PMOS管的源極接電源，柵極接所述第三PMOS管的柵極，漏極接所述第十六PMOS管的源極；

所述第十六PMOS管的漏極接所述第三三極管的發射極；

所述第一NMOS管的漏極接所述第一三極管的基極，柵極接所述第一三極管的發射極，源極接所述第二NMOS管的漏極；

所述第二NMOS管的源極接地，柵極接所述第一三極管的基極；

所述第三NMOS管的源極接所述第四NMOS管的漏極，柵極接所述第一三極管的發射極；

所述第四NMOS管的源極接地，柵極接所述第一三極管的基極；

所述第一三級管的集電極接地，所述第二三極管、第三三極管和第四三極管各自的集電極和基極接地；

所述運算放大器的反相輸入端接所述第二三極管的發射極，同相輸入端通過所述第一電阻接所述第三三極管的發射極；

所述第十二PMOS管的漏極為基準電壓輸出端。

上述的用于集成電路的帶隙基準源電路中，所述第一至第四三極管的特性、發射結面積均相同。

本實用新型的有益效果是：本實用新型通過精確采樣待補償的基極電流，能有效消除因基極電流導致的基準電壓溫度系數較大的現象。

附圖說明

圖1是本實用新型的用于集成電路的帶隙基準源電路的電路圖。

具體實施方式

下面結合附圖，對本實用新型作進一步詳細說明。

如圖1所示，本實用新型的用于集成電路的帶隙基準源電路，包括：第一至第十六PMOS管、第一至第四NMOS管、運算放大器、第一電阻、第二電阻以及第一至第四三極管，其中，

第一PMOS管M1的源極接電源VDDA，柵極接運算放大器A1的輸出端，漏極接第二PMOS管M2的源極；