[實(shí)用新型]基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器

有效

• 申請(qǐng)?zhí)枺?/td>: 201420731971.9
• 申請(qǐng)日: 2014-11-28
• 公開（公告）號(hào): CN204316812U
• 公開（公告）日: 2015-05-06
• 發(fā)明（設(shè)計(jì)）人: 李健
• 申請(qǐng)（專利權(quán)）人: 合肥伊科耐信息科技股份有限公司
• 主分類號(hào): H05B37/02
• 分類號(hào): H05B37/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器，其特征在于：包括處理器、可控硅調(diào)光輸出電路、可控硅輸出電流檢測(cè)電路、SM001B從機(jī)電路，可控硅調(diào)光輸出電路、可控硅輸出電流檢測(cè)電路、SM001B從機(jī)電路分別于處理器電連接，SM001B從機(jī)電路連接有m-bus總線接口。

2.根據(jù)權(quán)利要求1所述的基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器，其特征在于：所述的可控硅調(diào)光輸出電路包括有電阻(R21)，所述的處理器(U2)的10腳與電阻(R21)的一端連接，電阻(R21)另一端與三極管(Q10)基極一端連接，三極管(Q10)的發(fā)射極一端與電源地連接，三極管(Q10)的集電極一端與電阻(R2)的一端連接，電阻(R2)另一端與光耦(U1)的第2腳連接，光耦(U1)的1腳與電源VCC連接，光耦(U1)的第4腳與可控硅(V1)的一端連接，光耦(U1)的第6腳與電阻(R10)的一端連接，電阻(R10)的另一端分別與電容(C8)的一端和電阻(R9)的一端連接，可控硅(V1)另一端分別與電容(C8)的另一端、電容(C7)的一端、電阻(RV1)的一端以及電感(L1)的一端連接，可控硅(V1)的另一端分別與輸出端(P1)的第2腳、電阻(R8)的一端、電阻(RV1)的另一端以及電阻(R9)的另一端連接，電阻(R8)的另一端與電容(C7)的另一端連接。

3.根據(jù)權(quán)利要求1所述的基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器，其特征在于：所述的處理器(U2)的20與電阻(R12)的一端連接，電阻(R12)的一端與電源+5V連接，處理器(U2)的第21與電容(C6)一端連接，且與電源+5V連接，處理器(U2)的第22腳與電容(C6)另一端連接，且與電源地連接，處理器(U2)第23腳分別與晶振(X1)的一端、電阻(R15)的一端以及電容(C13)的一端連接，處理器(U2)的第24腳分別與晶振(X1)的另一端、電阻(R15)的另一端以及電容(C13)的另一端連接，電容(C13)的另一端與電容(C12)的另一端連接且與電源地連接，集成芯片(U4)的第4腳與處理器(U2)的第28腳連接，處理器(U2)的第52腳與電容(C2)的一端連接，且與電源VCC連接，處理器(U2)的第53腳與電容(C2)的另一端連接，且與電源地連接。

4.根據(jù)權(quán)利要求1所述的基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器，其特征在于：所述的SM001B從機(jī)電路包括有集成芯片(U4)，集成芯片(U4)的第7腳分別與處理器(U2)的第26腳和處理器(U2)的第27腳連接，集成芯片(U4)的第2腳分別與二極管(VD1)的一端、二極管(VD3)的一端和二極管(VD5)的一端連接，二極管(VD3)的另一端分別與二極管(VD2)的一端、電容(C10)、瞬態(tài)抑制二極管(VP1)的一端以及輸出端(P2)的第1腳連接，二極管(VD5)的另一端分別與二極管(VD4)的一端、電容(C11)的一端以及電阻(R14)的一端連接，瞬態(tài)抑制二極管(VP1)另一端分別與電阻(R15)的另一端和輸出端(P2)的第2腳連接，二極管(VD2)的另一端以及二極管(VD4)的另一端分別與電源地連接，二極管(VD1)的另一端與電阻(R13)的一端連接，集成芯片(U4)的第3腳與電源地連接，集成芯片(U4)的第5腳分別與集成芯片(U4)的第6腳和電容(C9)的一端連接，并且與電源+5V連接，集成芯片(U4)的第8腳分別與電阻(R13)的另一端、電容(E1)的正極端以及電容(C3)的一端連接，電容(C3)的另一端、電容(E1)的負(fù)極端以及電容(C9)的另一端分別與電源地連接。

5.根據(jù)權(quán)利要求1所述的基于m-bus總線可識(shí)別負(fù)載類型的智能調(diào)光控制器，其特征在于：所述的可控硅輸出電流檢測(cè)電路包括有電阻(R3)，處理器(U2)的第59腳與電阻(R3)的一端連接，電阻(R3)的另一端分別與運(yùn)放集成芯片(U3)的第7腳連接和電阻(R7)一端連接，運(yùn)放集成芯片(U3)的第5腳與電源地連接，運(yùn)放集成芯片(U3)的第6腳分別與電阻(R7)另一端連接、與電阻(R11)的一端以及電阻(R6)的一端連接，運(yùn)放集成芯片(U3)的第1腳分別與二極管(D2)的一端和二極管(D1)的一端連接，二極管(D2)分別與電阻(R11)的另一端和電阻(R5)的一端連接，運(yùn)放集成芯片(U3)的第2腳分別與二極管(D1)的另一端、電阻(R5)的另一端以及電阻(R4)的一端連接，運(yùn)放集成芯片(U3)的第3腳、互感器(T1)的第5腳以及電阻(R1)的一端分別與電源地連接，運(yùn)放集成芯片(U3)的第4腳與電容(C5)的一端連接，且與電源+5V連接，運(yùn)放集成芯片(U3)的第11腳與電容(C4)的一端連接，且與電源-5V連接，電容(C5)與電容(C4)的另一端分別與電源地連接，互感器(T1)的第6腳分別與電阻(R1)的另一端、電阻(R4)的另一端以及電阻(R6)的另一端連接，互感器(T1)的第1腳分別與互感器(T1)的第2腳和輸出端(P1)的第1腳連接，互感器(T1)的第3腳分別與互感器(T1)的第4腳和電感(L1)的另一端連接。