[實用新型]一種高速低延遲數據采集累加器

有效

• 申請號: 201420628801.8
• 申請日: 2014-10-28
• 公開（公告）號: CN204143431U
• 公開（公告）日: 2015-02-04
• 發明（設計）人: 曹勝華;徐曉樂;張建濤
• 申請（專利權）人: 南京河海南自水電自動化有限公司
• 主分類號: G06F7/50
• 分類號: G06F7/50
• 代理公司: 南京縱橫知識產權代理有限公司 32224
• 代理人: 董建林

1.一種高速低延遲數據采集累加器，包括高速數據輸入模塊和大規模現場可編程門陣列模塊，其特征在于：所述高速數據輸入模塊包括模數轉換模塊，用于將需要處理的模擬信號轉化為數字信號；所述大規模現場可編程門陣列模塊由寄存器單元、累加器單元、數據選擇單元、雙口RAM單元、控制單元和FIFO單元組成；

所述寄存器單元包括：第一寄存器單元和第二寄存器單元；?

所述寄存器單元用于緩存數據；所述第一寄存器單元與所述高速數據輸入模塊、累加器單元和控制單元相連，用于把高速數據輸入模塊的輸出數據傳給累加器單元；所述第二寄存器單元與數據選擇單元、雙口RAM單元和控制單元相連，用于把數據選擇單元的輸出數據傳給雙口RAM單元；

所述累加器單元與第一寄存器單元、數據選擇單元和雙口RAM單元相連，用于把第一寄存器單元輸出數據和雙口RAM單元輸出數據進行累加，并將累加輸出送入所述數據選擇單元中；

所述數據選擇單元與累加器單元、第二寄存器單元、FIFO單元和控制單元相連，用于選擇累加器單元的累加輸出或者數值0存入第二寄存器單元中，選擇累加器單元的累加輸出或者數值0存入FIFO單元中；

所述雙口RAM單元與第二寄存器單元、累加器單元和控制單元相連，用于實現數據同時讀寫功能，讀出數據送入所述累加器單元和將第二寄存器單元數據寫入雙口RAM的相應單元中；

所述控制單元與第一寄存器單元、數據選擇單元、第二寄存器單元、雙口RAM單元和FIFO單元相連，用于向第一寄存器單元、數據選擇單元、第二寄存器單元、雙口RAM單元和FIFO單元提供同步讀寫時序控制，向雙口RAM單元提供讀地址和寫地址；

所述FIFO單元與數據選擇單元和控制單元相連，用于將數據選擇單元輸出數據寫入FIFO中。