[實用新型]一種高壓開關機械特性測試系統有效
| 申請號: | 201420623326.5 | 申請日: | 2014-10-27 |
| 公開(公告)號: | CN204177564U | 公開(公告)日: | 2015-02-25 |
| 發明(設計)人: | 葉一波 | 申請(專利權)人: | 武漢國試電氣設備有限公司 |
| 主分類號: | G01M13/00 | 分類號: | G01M13/00;G01R31/327 |
| 代理公司: | 暫無信息 | 代理人: | 暫無信息 |
| 地址: | 430074 湖北省武漢市東*** | 國省代碼: | 湖北;42 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 高壓 開關 機械 特性 測試 系統 | ||
技術領域
本實用新型涉及一種測試系統,具體是一種高壓開關機械特性測試系統。
背景技術
高壓開關是發電廠、變電站的電器設備中重要的控制和保護設備,當設備和線路發生故障時能快速切除故障,保證無故障部分正常運行,起運行保護作用。高壓開關依靠機械部件完成開合線路動作,為保證高壓開關安全運行,必須對其機械部件的機械特性進行檢測,現有技術多額外設置顯示器、按鍵等來完成人機交互模式,這種處理方式不僅復雜,而且精度不高,而且檢測有一定延遲。
實用新型內容
本實用新型的目的在于提供一種精度高、實時性強的高壓開關機械特性測試系統,以解決上述背景技術中提出的問題。
為實現上述目的,本實用新型提供如下技術方案:
一種高壓開關機械特性測試系統,包括PC機、ARM+uclinux、FPGA、信號調理及采樣電路和采樣數據存儲器,所述PC機以太網接口連接ARM+uclinux,所述FPGA掛在ARM+uclinux的BANK上,FPGA分別連接信號調理及采樣電路、高壓開關控制電路,FPGA還用過光電耦合器連接到采樣數據存儲器,高壓開關控制器電路還連接高壓開關,高壓開關還連接電流傳感器、位移傳感器和信號調理采樣電路,電流傳感器和位移傳感器還連接信號調理采樣電路。
作為本實用新型進一步的方案:所述高壓開關在合閘操作前,對彈簧操縱機構進行儲能的電機是交流電機,加入光電耦合器以隔離FPGA與采樣數據存儲器間的電氣連接。
作為本實用新型進一步的方案:所述高壓開關控制電路采用靈敏度高、控制功率低及電磁干擾小的交流接觸器實現直流控制交流電路的分合以控制高壓開關。
作為本實用新型再進一步的方案:所述信號調理及采樣電路中的信號調理包括隔離、緩沖與放大。
與現有技術相比,本實用新型的有益效果是:本實用新型以ARM+FPGA為下位機系統,PC機為上位機系統設計了新的高壓開關機械特性測試儀,充分發揮了ARM處理器處理能力強、接口豐富、系統軟件開發便捷的優點及FPGA在多路數據并行采樣上精度高的優勢,增強了高壓開關機械特性檢測的精度和實時性。
附圖說明
圖1為高壓開關機械特性測試系統的結構框圖;
圖2為高壓開關機械特性測試系統中FPGA程序功能模塊劃分框圖;
圖3為高壓開關機械特性測試系統中上、下位機軟件流程圖.
具體實施方式
下面將結合本實用新型實施例中的附圖,對本實用新型實施例中的技術方案進行清楚、完整地描述,顯然,所描述的實施例僅僅是本實用新型一部分實施例,而不是全部的實施例。基于本實用新型中的實施例,本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例,都屬于本實用新型保護的范圍。
請參閱圖1~3,本實用新型實施例中,一種高壓開關機械特性測試系統,包括PC機、ARM+uclinux、FPGA、信號調理及采樣電路和采樣數據存儲器,PC機以太網接口連接ARM+uclinux,FPGA掛在ARM+uclinux的BANK上,FPGA分別連接信號調理及采樣電路、高壓開關控制電路,FPGA還用過光電耦合器連接到采樣數據存儲器,高壓開關控制器電路還連接高壓開關,高壓開關還連接電流傳感器、位移傳感器和信號調理采樣電路,電流傳感器和位移傳感器還連接信號調理采樣電路。
高壓開關在合閘操作前,對彈簧操縱機構進行儲能的電機是交流電機,加入光電耦合器以隔離FPGA與采樣數據存儲器間的電氣連接。
高壓開關控制電路采用靈敏度高、控制功率低及電磁干擾小的交流接觸器實現直流控制交流電路的分合以控制高壓開關。
信號調理及采樣電路中的信號調理包括隔離、緩沖與放大。
本系統需要同時采集多路模擬及數字信號量并將采集的信號量存儲到SDRAM中,FPGA掛接在ARM的BANK上,ARM通過讀寫CPU接口模塊寄存器來實現同FPGA的通信。CPU接口模塊需要完成ARM讀寫時序及命令解析。當ARM向動作控制寄存器寫入分/合閘命令后,動作控制模塊會驅動外圍電路執行高壓開關分/合閘動作,并在監測到分/合閘線圈帶電后立即發出采樣請求信號到各路AD采樣模塊。AD采樣模塊將對采樣請求信號進行應答并控制AD芯片進行數據采樣。本系統采用的AD芯片精度都不超過16bit,為提高SDRAM利用率,減少FPGA讀寫SDRAM的次數,將兩次或多次AD采樣值合并為一組32bit據再通過FIFO送給讀寫仲裁器模塊發起一次SDRAM寫請求。因SDRAM讀寫客戶端多,且同一時間只能處理一次讀或寫請求,所以需要通過讀寫仲裁器進行仲裁。仲裁完成后將請求、地址、數據送給讀寫控制器,讀寫控制器負責完成對SDRAM的讀寫操作。分/合閘動作完成后采樣還將持續一定時間,以確保開關動觸頭穩定,采樣徹底完成后,CPU接口模塊將給ARM送出中斷,ARM就會從SDRAM中讀取采樣數據封裝后送給上位機處理。
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