[實用新型]一種PROFIBUS-DPV1通信主站

有效

• 申請?zhí)枺?/td>: 201420532295.2
• 申請日: 2014-09-16
• 公開（公告）號: CN204065816U
• 公開（公告）日: 2014-12-31
• 發(fā)明（設(shè)計）人: 高海東;李曉博;劉茜;崔逸群;王春利
• 申請（專利權(quán)）人: 西安西熱控制技術(shù)有限公司
• 主分類號: G05B19/418
• 分類號: G05B19/418
• 代理公司: 西安智大知識產(chǎn)權(quán)代理事務(wù)所 61215
• 代理人: 何會俠

1.一種PROFIBUS-DPV1通信主站，其特征在于：包括板選邏輯控制器XC9536(1)、電源模塊(2)、底板插槽(3)、雙口RAM(4)、同步通訊接口Z85C30(5)、RS485收發(fā)器(6)、通信控制器ASPC2(7)、總線收發(fā)器ALVC16245(8)、嵌入式微處理器AM188ER(9)、靜態(tài)隨機存儲器SRAM(10)和閃存FLASH?299EE040(11)，所述PROFIBUS-DPV1通信主站通過底板插槽(3)向外部提供RS485總線接口，通過同步通訊接口Z85C30(5)對外提供同步通信接口，通過雙口RAM(4)對外部提供并行的數(shù)據(jù)接口，PROFIBUS-DPV1通信主站和外部的數(shù)據(jù)交互通過底板插槽(3)的并行數(shù)據(jù)總線完成；

所述靜態(tài)隨機存儲器SRAM(10)的地址線A0到A18分別連接嵌入式微處理器AM188ER(9)對應(yīng)的地址線A0到A18，其中A0接A0,A1接A1，依次A18接A18；靜態(tài)隨機存儲器SRAM(10)的數(shù)據(jù)線D0到D7分別連接嵌入式微處理器AM188ER(9)對應(yīng)的數(shù)據(jù)線AD0到AD7，連接次序是D0接AD0,D1接AD1,依次D7接AD7；靜態(tài)隨機存儲器SRAM(10)的/CE信號線連接板選邏輯控制器XC9536(1)的/LCS-E信號線；

所述閃存FLASH?299EE040(11)的地址線A0到A18分別連接嵌入式微處理器AM188ER(9)對應(yīng)的地址線A0到A18，其中A0接A0,A1接A1，依次A18接A18；閃存FLASH?299EE040(11)的數(shù)據(jù)線D0到D7分別連接嵌入式微處理器AM188ER(9)對應(yīng)的數(shù)據(jù)線AD0到AD7,連接次序是D0接AD0,D1接AD1,依次D7接AD7；閃存FLASH?299EE040(11)的片選信號/CE連接板選邏輯控制器XC9536(1)的/UCS信號線，閃存FLASH?299EE040(11)的的輸出使能線/OE和寫使能信號線/WE分別連接板選邏輯控制器XC9536(1)的輸出使能線/RD和寫使能信號線/WR；板選邏輯控制器XC9536(1)的信號線/UCS、/RD和/WR分別與嵌入式微處理器AM188ER(9)的信號線/UCS-A、/RD-A和/WR-A相連接；

同步通訊接口Z85C30(5)的數(shù)據(jù)線D0到D7分別與嵌入式微處理器AM188ER(9)的數(shù)據(jù)線AD0到AD7依序相連接；

所述RS485收發(fā)器(6)的引腳RTX、引腳DTX和引腳DE分別連接通信控制器ASPC2(7)的引腳RXD、引腳TXD和引腳RTS，RS485收發(fā)器(6)的信號線VSS1和/RE連接電源模塊(2)的地線GND，RS485收發(fā)器(6)的A線和B線分別連接底板插槽(3)的485通訊線的BUSA線和BUSB線；

所述通信控制器ASPC2(7)的數(shù)據(jù)線DB0到DB7分別連接嵌入式微處理器AM188ER(9)的數(shù)據(jù)線AD0到AD7，連接次序是DB0接AD0，DB1接AD1，DB2接AD2，依次DB7連接AD7；通信控制器ASPC2(7)的信號線XRD和信號線HOLD分別與總線收發(fā)器ALVC16245(8)的信號線ARST和信號線HOLD0連接；

雙口RAM(4)的引腳DOL到D7L分別連接嵌入式微處理器AM188ER(9)的數(shù)據(jù)線AD0到AD7,連接次序是D0L接AD0，D1L接AD1,依次D7L接AD7；雙口RAM(4)的引腳D0R到D7R分別連接底板插槽(3)的對應(yīng)數(shù)據(jù)線D0到D7，連接次序是D0R接D0，D1R接D1,依次D7R接D7；雙口RAM(4)的地址線A0L到A13L分別連接嵌入式微處理器AM188ER(9)的地址線A0到A13，連接次序是A0L接入A1，A1L接入A1，依次A13L接A13；雙口RAM(4)的地址線A0R到A13R分別連接底板插槽(3)的地址線0到地址線13，連接次序是A0R接0,A1R接1，依次A13R接13；雙口RAM(4)的引腳/INTL、/WRL、/OEL和/CEL分別連接嵌入式微處理器AM188ER(9)的信號線/INTL-A、DPLWE、DPLOE和CEL；雙口RAM(4)的引腳/INTR、/BSYR和/WRR分別連接底板插槽(3)的信號線/INTRA、/BSYR-A和/CER-A，總線收發(fā)器ALVC16245(8)通過控制線S4連接嵌入式微處理器AM188ER(9)。