[實用新型]CT數(shù)據(jù)通訊卡

有效

• 申請?zhí)枺?/td>: 201420461560.2
• 申請日: 2014-08-15
• 公開（公告）號: CN204465556U
• 公開（公告）日: 2015-07-08
• 發(fā)明（設(shè)計）人: 康杰;繆永龍
• 申請（專利權(quán)）人: 深圳市貝斯達醫(yī)療器械有限公司
• 主分類號: H04L12/02
• 分類號: H04L12/02;H04B10/25
• 代理公司: 東莞市神州眾達專利商標事務(wù)所(普通合伙) 44251
• 代理人: 劉漢民

1.一種CT數(shù)據(jù)通訊卡，其接收前端數(shù)據(jù)接口卡（3）發(fā)送過來的經(jīng)過編碼的LVDS源同步信號（4），前端數(shù)據(jù)接口卡（3）的輸入端是通過數(shù)據(jù)預處理（1）將經(jīng)過模數(shù)變換以后的數(shù)字信號（2），經(jīng)過CT數(shù)據(jù)通訊卡（5）處理以后的信號是以標準UDP協(xié)議（6）通過光纖，經(jīng)過滑環(huán)發(fā)送到數(shù)據(jù)重建柜（7），數(shù)據(jù)重建柜（7）進行數(shù)據(jù)圖像的重建，

其特征在于：CT數(shù)據(jù)通訊卡（5）的實現(xiàn)過程都是在單個可編程邏輯器件（512）中獨立完成，處理后的數(shù)據(jù)被送至光電轉(zhuǎn)換模塊（510）進行轉(zhuǎn)換，之后再被進行遠距離的光纖傳輸，最終被送至數(shù)據(jù)重建柜（7）。

2.根據(jù)權(quán)利要求1所述的CT數(shù)據(jù)通訊卡，其特征在于：所述可編程邏輯器件（512）是FPGA。

3.根據(jù)權(quán)利要求1所述的CT數(shù)據(jù)通訊卡，其特征在于：控制指令是通過從所述數(shù)據(jù)重建柜（7）引出的一條串口線（511）進行連接的。

4.根據(jù)權(quán)利要求3所述的CT數(shù)據(jù)通訊卡，其特征在于：所述數(shù)據(jù)同步是CT數(shù)據(jù)通訊卡（5）接收到62.5MHZ，625Mbit/s的源同步信號，通過IBUFDGS轉(zhuǎn)換成單端信號，將接收到的62.5MHZ信號通過FPGA內(nèi)部的鎖相環(huán)及BUFPLL全局時鐘網(wǎng)絡(luò)得到一個625MHZ快時鐘和一個62.5MHZ慢時鐘，用625MHZ快時鐘將數(shù)據(jù)接收后轉(zhuǎn)變成單端的10路并行信號，然后通過用IP?CORE導入的10位并行雙端口FIFO進行數(shù)據(jù)的FPGA系統(tǒng)時鐘同步，從FIFO輸出后的數(shù)據(jù)的同步時鐘就是本級的62.5MHZ系統(tǒng)時鐘，數(shù)據(jù)進行編碼解碼通過系統(tǒng)的62.5MHZ時鐘實現(xiàn)，經(jīng)過編碼和解碼以后的數(shù)據(jù)采用31.25MHZ，32位系統(tǒng)時鐘并行以太網(wǎng)數(shù)據(jù)幀的封裝，封裝后的數(shù)據(jù)通過一個異步雙端口FIFO導入125MHZ輸出時鐘進行同步。