[實(shí)用新型]4GE+8E1-CPE設(shè)備

有效

• 申請?zhí)枺?/td>: 201420434499.2
• 申請日: 2014-08-04
• 公開（公告）號: CN204119253U
• 公開（公告）日: 2015-01-21
• 發(fā)明（設(shè)計(jì)）人: 鄭元先;鄢然;王雅榮
• 申請（專利權(quán)）人: 南京普天網(wǎng)絡(luò)有限公司;南京普天通信股份有限公司
• 主分類號: H04L12/02
• 分類號: H04L12/02
• 代理公司: 南京君陶專利商標(biāo)代理有限公司 32215
• 代理人: 沈根水

1.4GE+8E1-CPE設(shè)備，其特征是包括一個CPE模塊，該CPE模塊共含14個接口，其中第1、第2、第3、第4個接口是UNI側(cè)4路10/100/1000Base-TX以太網(wǎng)接口分別用雙絞線對應(yīng)接至4路以太網(wǎng)網(wǎng)絡(luò)的第1、第2、第3、第4個接口，第5、第6、第7、第8、第9、第10、第11、第12個接口是8路E1的接口分別用同軸電纜對應(yīng)接至8路E1業(yè)務(wù)的第1、第2、第3、第4個接口，第5、第6、第7、第8個接口；第13、第14個接口是NNI側(cè)的2路1000Base-X光接口分別用光纖對應(yīng)連接光傳輸?shù)牡?、第2個通道。

2.根據(jù)權(quán)利要求1所述的4GE+8E1-CPE設(shè)備，其特征是所述CPE模塊，其結(jié)構(gòu)包括FPGA芯片、DDRIII芯片、鎖相環(huán)芯片、E1-LIU芯片、以太網(wǎng)PHY芯片、CPU芯片，其中以太網(wǎng)PHY芯片的信號輸出/輸入端通過SGMII接口與FPGA芯片的信號輸入/輸出端對應(yīng)相接，E1-LIU芯片的信號輸出/輸入端通過TDM接口與FPGA芯片的信號輸入/輸出端對應(yīng)相接，DDRIII芯片的信號輸出/輸入端通過DDRIII總線與FPGA芯片的信號輸入/輸出端對應(yīng)相接，鎖相環(huán)芯片的信號輸入/輸出端通過時鐘接口與FPGA芯片的信號輸出/輸入端對應(yīng)相接，CPU芯片的信號輸出/輸入端通過LocBus總線與FPGA芯片的信號輸入/輸出端對應(yīng)相接。