[實用新型]多路同步信號產生裝置

有效

• 申請號: 201420181769.3
• 申請日: 2014-04-15
• 公開（公告）號: CN204065906U
• 公開（公告）日: 2014-12-31
• 發明（設計）人: 雷海東
• 申請（專利權）人: 江漢大學
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 北京華沛德權律師事務所 11302
• 代理人: 劉杰

技術領域

本實用新型涉及時頻研究技術領域，主要適用于產生兩路或多路頻率相同而相位固定的信號。

背景技術

在時頻研究領域，很多時候需要產生兩路或多路頻率相同而相位固定的信號。現有技術中通過同一信號源產生幾路同頻同相的信號，然后通過RC一階延時電路實現移相的功能，進而達到產生幾路同頻相位固定的信號產生。

傳統的移相技術存在著受模擬元器件參數不穩定的限制，導致移相的相位出現抖動的問題。

實用新型內容

本實用新型所要解決的技術問題是提供一種多路同步信號產生裝置，該裝置具有采用基于直接數字式頻率合成器DDS的數字移相技術，通過微處理器中的定時器產生幾路同頻異相信號，使得其相位差直接受定時器精度控制，并且通過壓控晶振提供高穩的外部時鐘作為微處理器的內部時基，使得產生的相位無論從精度上還是穩定程度上都較現有技術得到大幅提升的特點。

為解決上述技術問題，本實用新型提供了一種多路同步信號產生裝置，包括：微處理器、直接數字式頻率合成器DDS、壓控晶振、同步鑒相模塊；

所述微處理器與所述直接數字式頻率合成器DDS、所述壓控晶振、所述同步鑒相模塊分別連接，微處理器內部設置有定時器；

壓控晶振連接微處理器的外部時鐘輸入端、直接數字式頻率合成器DDS的MCLK引腳；

直接數字式頻率合成器DDS經用戶端鑒頻環路與同步鑒相模塊連接。

優選的技術方案為，所述直接數字式頻率合成器DDS在內部無PLL倍頻環節時，所述MCLK引腳輸入的時鐘源的頻率高于IOUT端輸出信號頻率至少4倍。

更加優選的技術方案為，所述直接數字式頻率合成器DDS通過其FSELECT端、FSYNC端、SCLK端、SDATA端與所述微處理器連接，所述FSELECT端為鍵控調頻信號輸入端；直接數字式頻率合成器DDS的PSEL0端、PSEL1端接地；直接數字式頻率合成器DDS內部的兩個寄存器分別存儲兩個不同的頻率值。

進一步優選的技術方案為，所述定時器為16位定時器。

本實用新型的有益效果在于：

1.本實用新型通過由于采用了數字移相技術，使得移相的相位可以得以保證。從而解決了傳統移相技術受模擬元器件參數不穩定限制，導致移相的相位出現抖動的問題。

2.通過微處理器中的定時器產生同頻異相信號，使得其相位差直接受定時器精度控制，從而使相位精度得以提升。

3.通過壓控晶振提供高穩的外部時鐘作為微處理器的內部時基，使得產生的相位穩定程度得到提升。

4.當直接數字式頻率合成器DDS在內部無PLL倍頻環節時，將MCLK引腳輸入的時鐘源的頻率設置成高于IOUT端輸出信號頻率至少4倍，能夠得到更好的相位噪聲，通過外部濾波電路后，可得到比較純凈的信號譜。

附圖說明

圖1為本實用新型實施例的結構示意圖。

圖2為本實用新型實施例中DDS引腳連接狀態示意圖。

圖3為本實用新型實施例中DDS串行通訊時序圖。

圖4為本實用新型實施例中微處理器通過定時器產生的幾路信號相位關系圖。

其中，a-DDS的外部時鐘，b-微處理器的外部時鐘，c-命令字，d-DDS輸出的射頻信號，e-同步鑒相信號，f-鑒頻信號，g-同步鑒相結果。

具體實施方式

為進一步闡述本實用新型為達成預定實用新型目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本實用新型提出的多路同步信號產生裝置的具體實施方式及工作原理進行詳細說明。

由圖1所示的本實用新型實施例結構示意圖可知，本實施例的組成部分包括：微處理器、直接數字式頻率合成器DDS、壓控晶振、同步鑒相模塊。其中，微處理器與直接數字式頻率合成器DDS、壓控晶振、同步鑒相模塊分別連接，微處理器內部設置有定時器；壓控晶振連接微處理器的外部時鐘輸入端、直接數字式頻率合成器DDS的MCLK引腳；直接數字式頻率合成器DDS經用戶端的鑒頻環路與同步鑒相模塊連接。

微處理器通過串行時序命令字控制直接數字式頻率合成器DDS的相應帶FSK調制的頻率信號的輸出，由于直接數字式頻率合成器DDS的外部時鐘信號a來自于壓控晶振，故直接數字式頻率合成器DDS輸出的頻率信號具有壓控晶振輸出頻率信號的穩定性。