[實(shí)用新型]一種全數(shù)字高頻雷達(dá)應(yīng)答器

有效

• 申請(qǐng)?zhí)枺?/td>: 201420171892.7
• 申請(qǐng)日: 2014-04-09
• 公開（公告）號(hào): CN203773044U
• 公開（公告）日: 2014-08-13
• 發(fā)明（設(shè)計(jì)）人: 周浩;方繁;文必洋;田應(yīng)偉;譚劍
• 申請(qǐng)（專利權(quán)）人: 武漢大學(xué)
• 主分類號(hào): G01S7/03
• 分類號(hào): G01S7/03
• 代理公司: 武漢科皓知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 42222
• 代理人: 張火春;王汛琳

1.一種全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：包括接收模塊（1）、頻率檢測(cè)模塊（2）、存儲(chǔ)延時(shí)模塊（3）、發(fā)射模塊（4）和收發(fā)開關(guān)（5），所述的收發(fā)開關(guān)（5）的輸出端與接收模塊（1）的輸入端相連，接收模塊（1）的輸出端分別與頻率檢測(cè)模塊（2）的輸入端和存儲(chǔ)延時(shí)模塊（3）的輸入端相連，頻率檢測(cè)模塊（2）的輸出端分別與存儲(chǔ)延時(shí)模塊（3）的控制端和收發(fā)開關(guān)（5）的控制端相連，存儲(chǔ)延時(shí)模塊（3）的輸出端與發(fā)射模塊（4）的輸入端相連，發(fā)射模塊（4）的輸出端與收發(fā)開關(guān)（5）的輸入端相連。

2.根據(jù)權(quán)利要求1所述的全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：所述的接收模塊（1）主要由帯通濾波電路（101）和ADC采樣電路（102）組成，所述的帯通濾波電路（101）的輸出端與ADC采樣電路（102）的輸入端相連。

3.根據(jù)權(quán)利要求1所述的全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：所述的發(fā)射模塊（4）主要由DAC模數(shù)轉(zhuǎn)換電路（401）和功率放大電路（402）組成，所述的DAC模數(shù)轉(zhuǎn)換電路（401）的輸出端與功率放大電路（402）的輸入端相連。

4.根據(jù)權(quán)利要求1所述的全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：所述的收發(fā)開關(guān)（5）在所述的全數(shù)字高頻雷達(dá)應(yīng)答器系統(tǒng)中為實(shí)現(xiàn)一根天線收發(fā)共用提供控制平臺(tái)。

5.根據(jù)權(quán)利要求1所述的全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：所述的頻率檢測(cè)模塊（2）為基于FPGA的1024點(diǎn)FFT滑窗頻率檢測(cè)的模塊，其窗的大小為512點(diǎn)。

6.根據(jù)權(quán)利要求1所述的全數(shù)字高頻雷達(dá)應(yīng)答器，其特征在于：所述的存儲(chǔ)延時(shí)模塊（3）為基于FGPA的RAM存儲(chǔ)延時(shí)的模塊，其在同一個(gè)幀周期內(nèi)的延時(shí)相等，當(dāng)前幀周期內(nèi)的延時(shí)時(shí)間與前一幀周期內(nèi)的延時(shí)時(shí)間相差一個(gè)常量，從而在接收信號(hào)中加入多普勒信息。