[實用新型]一種可用于突發模式的激光驅動器雙閉環控制電路

有效

• 申請號: 201420108951.6
• 申請日: 2014-03-11
• 公開（公告）號: CN203760838U
• 公開（公告）日: 2014-08-06
• 發明（設計）人: 林永輝
• 申請（專利權）人: 廈門優迅高速芯片有限公司
• 主分類號: H01S3/09
• 分類號: H01S3/09;H01S3/10
• 代理公司: 廈門市首創君合專利事務所有限公司 35204
• 代理人: 楊依展

1.一種可用于突發模式的激光驅動器雙閉環控制電路，其特征在于：主要包括：

光電二極管PD，所述光電二極管PD的負極與輸入電壓Vdd連接；

鏡像激光器LD，所述鏡像激光器LD的正極與所述光電二極管PD的負極連接；

第一開關K1，所述第一開關K1的一端與所述鏡像激光器LD的負極連接，所述第一開關K1的另一端與第二開關K2的一端連接；所述第一開關K1由使能控制信號BEN控制；

第二開關K2，所述第二開關K2由數據輸入信號DATA控制；

高速電流鏡Icurrent_source，所述高速電流鏡Icurrent_source的一端與所述光電二極管PD的正極連接；所述高速電流鏡Icurrent_source的另一端接地；所述高速電流鏡Icurrent_source的第一輸出端與比較控制器comp的第一輸入端連接；所述高速電流鏡Icurrent_source的第二輸出端與高速電流比較器current comp的第一輸入端連接；

比較控制器comp，所述比較控制器comp的第二輸入端與設定的平均光功率的電壓V_Pa_set連接；所述比較控制器的輸出端與第一晶體管M1的柵極連接；

第一晶體管M1，所述第一晶體管M1的源極接地，所述第一晶體管M1的漏極與所述第一開關K1的另一端連接；

高速電流比較器current comp，所述高速電流比較器current comp的第二輸入端與設定的第一光功率P1的電流I_P1_set連接；所述高速電流比較器current comp的輸出端與數字處理及模數轉換模塊DSP&DAC的輸入端連接；

數字處理及模數轉換模塊DSP&DAC，所述數字處理及模數轉換模塊DSP&DAC的輸出端與第二晶體管M2的柵極連接；

第二晶體管M2，所述第二晶體管M2的源極接地，所述第二晶體管M2的漏極與所述第二開關K2的另一端連接；

所述高速電流鏡Icurrent_source主要包括：

第三晶體管M3，所述第三晶體管M3的漏極與所述光電二極管PD的正極連接；所述第三晶體管M3的柵極與所述第三晶體管M3的漏極連接；

第一電流源I1，所述第一電流源I1的一端與所述第三晶體管M3的漏極連接，所述第一電流源I1的另一端與所述輸入電壓Vdd連接；

第四晶體管M4,所述第四晶體管M4的柵極與所述光電二極管PD的正極連接；所述第四晶體管M4的漏極與所述第三晶體管M3的源極相連；所述第四晶體管的源極與第二電流源I2的一端連接，所述第二電流源I2的另一端接地；

第五晶體管M5，所述第五晶體管M5的柵極與所述第三晶體管M3的柵極、所述光電二極管PD的正極連接；所述第五晶體管M5的源極與所述第三晶體管M3的源極連接；所述第五晶體管M5的漏極與第三電流源I3的一端連接，所述第三電流源I3的另一端與所述輸入電壓Vdd連接；

第六晶體管M6，所述第六晶體管M6的柵極與所述第四晶體管M4的源極連接；所述第六晶體管M6的源極接地；所述第六晶體管M6的漏極與所述第五晶體管M5的源極、第四電流源I4的一端連接；所述第四電流源I4的另一端與所述輸入電壓Vdd連接；

第七晶體管M7，所述第七晶體管M7的源極與所述輸入電壓Vdd連接；所述第七晶體管M7的漏極與所述第五晶體管M5的漏極連接；所述第七晶體管M7的柵極與所述第七晶體管M7的漏極連接；

第八晶體管M8，所述第八晶體管M8的柵極與所述第七晶體管M7的柵極連接；所述第八晶體管M8的源極與所述輸入電壓Vdd連接；

第三開關K3，所述第三開關K3的一端與所述第八晶體管M8的漏極連接；所述第三開關的另一端與第二電阻R2的一端連接；所述第二電阻R2的另一端與所述比較控制器comp的第一輸入端連接；所述第三開關K3由所述使能控制信號BEN控制；

第一電阻R1，所述第一電阻R1的一端與所述第八晶體管M8的漏極連接；所述第一電阻R1的另一端接地;

第一電容C1，所述第一電容C1的一端與所述第二電阻R2的另一端連接；所述第一電容C1的另一端接地；

第九晶體管M9，所述第九晶體管M9的柵極與所述光電二極管PD的正極連接；所述第九晶體管M9的源極與所述第五晶體管M5的源極連接；所述第九晶體管M9的漏極與第五電流源I5的一端、所述高速電流比較器current comp的第一輸入端連接；所述第五電流源I5的另一端與所述輸入電壓Vdd連接;

所述數字處理及模數轉換模塊DSP&DAC的具體結構為:

D鎖存器，所述D鎖存器由所述使能控制信號BEN控制；所述D鎖存器與所述輸入電壓Vdd連接；所述D鎖存器的時鐘輸入端與所述高速電流比較器current comp的輸出端連接；

或非運算器NOR，所述或非運算器NOR的第一輸入端與所述D鎖存器的輸出端連接；所述或非運算器的第二輸入端與所述高速電流比較器current comp的輸出端連接；

8位計算器counter，所述8位計算器counter由所述使能控制信號BEN控制；所述8位計算器的輸入端與所述或非運算器NOR的輸出端連接；所述8位計算器的時鐘輸入端與時鐘信號CLK連接；

8位DAC，所述8位DAC的輸入端與所述8位計算器counter的輸出端連接;所述8位DAC的輸出端與所述第二晶體管M2的柵極連接。