[發(fā)明專利]電壓基準產(chǎn)生電路

有效

• 申請?zhí)枺?/td>: 201410843846.1
• 申請日: 2014-12-29
• 公開（公告）號: CN105807829B
• 公開（公告）日: 2018-03-09
• 發(fā)明（設(shè)計）人: 常祥嶺;孫彪
• 申請（專利權(quán)）人: 上海貝嶺股份有限公司
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 北京金信知識產(chǎn)權(quán)代理有限公司11225
• 代理人: 劉鋒,朱梅

技術(shù)領(lǐng)域

本發(fā)明涉及一種電壓基準產(chǎn)生電路。

背景技術(shù)

在高壓電路中，其高于帶隙基準(1.2V)的基準電壓的產(chǎn)生，一般是先使用高壓器件產(chǎn)生一個1.2V的帶隙基準，然后再使用一由運算放大器和MOS管、電阻等器件組成LDO電路通過設(shè)置不同電阻的比例關(guān)系實現(xiàn)。

在高壓領(lǐng)域使用傳統(tǒng)的電壓基準產(chǎn)生電路，不僅需要使用高壓MOS管隔離輸入電壓，而且還需要加入LDO等電路產(chǎn)生需要的輸出電壓，加大了系統(tǒng)復雜度，同時也增加了版圖面積。

因此，現(xiàn)有的電壓基準電路已越來越不能滿足用戶的需要。

發(fā)明內(nèi)容

為了克服上述現(xiàn)有技術(shù)存在的不足，本發(fā)明旨在提供一種電壓基準產(chǎn)生電路，使其在高輸入電壓下仍能使用低耐壓器件，并且能夠輸出高于帶隙基準(1.2V)的基準電壓。

本發(fā)明的電壓基準產(chǎn)生電路，包括分壓電路和基準電壓源電路，其中，所述分壓電路包括依次串聯(lián)連接在輸入電壓與地之間的第一、第二、第三電阻，所述第一和第二電阻之間形成的第一節(jié)點為所述電壓基準產(chǎn)生電路的輸出端，所述第二和第三電阻之間形成的第二節(jié)點連接所述基準電壓源電路的輸出電壓。

具體地，所述基準電壓源電路包括并聯(lián)連接的第一支路和第二支路，所述第一和第二支路的一端均連接到所述第一節(jié)點，另一端均通過第五電阻接地，其中，所述第一支路包括依次串聯(lián)連接的第一PMOS管、第一NPN三極管、以及第四電阻，所述第二支路包括依次串聯(lián)連接的第二PMOS管、以及第二NPN三極管，其中，所述第一PMOS管的柵極和漏極短接后與所述第二PMOS管的柵極相連接，所述第一和第二NPN三極管的基極相連接并形成為第三節(jié)點，所述第三節(jié)點的電壓為所述基準電壓源電路的輸出電壓。

進一步地，所述電壓基準產(chǎn)生電路還包括第一和第二放大電路，其中，所述第一放大電路包括依次串聯(lián)連接在所述第一節(jié)點和地之間的第三PMOS管和直流電流源，所述第三PMOS管的柵極連接到所述第二PMOS管與所述第二NPN三極管之間形成的第四節(jié)點；所述第二放大電路包括串聯(lián)連接在所述第一節(jié)點和地之間的第一NMOS管，所述第一NMOS管的柵極連接到所述第三PMOS管與所述直流電流源之間形成的第五節(jié)點。

進一步地，所述電壓基準產(chǎn)生電路還包括補償電容，所述補償電容連接在所述第四節(jié)點與所述第五節(jié)點之間。

本發(fā)明的電壓基準產(chǎn)生電路，能夠輸出高于帶隙基準的基準電壓，并且在高輸入電壓下仍能使用低耐壓器件，從而降低系統(tǒng)復雜度，節(jié)省版圖面積。

附圖說明

圖1為本發(fā)明的電壓基準產(chǎn)生電路的優(yōu)選的實施方式的示意圖。

具體實施方式

下面結(jié)合附圖和具體實施方式對本發(fā)明的電壓基準產(chǎn)生電路作進一步的詳細描述，但不作為對本發(fā)明的限定。

參照圖1，本發(fā)明的電壓基準產(chǎn)生電路，包括分壓電路100和基準電壓源電路200。其中，分壓電路100包括依次串聯(lián)連接在輸入電壓VIN與地之間的第一、第二、第三電阻R1、R2、R3，第一和第二電阻R1、R2之間形成的第一節(jié)點A為該電壓基準產(chǎn)生電路的輸出端，其輸出電壓表示為VOUT，第二和第三電阻R2、R3之間形成的第二節(jié)點B連接基準電壓源電路200的輸出電壓Vg。

具體地，基準電壓源電路200包括并聯(lián)連接的第一支路和第二支路，第一和第二支路的一端均連接到第一節(jié)點A，另一端均通過第五電阻R5接地，其中，第一支路包括依次串聯(lián)連接的第一PMOS管M1、第一NPN三極管Q1、以及第四電阻R4，第二支路包括依次串聯(lián)連接的第二PMOS管M2和第二NPN三極管Q2，其中，第一PMOS管M1的柵極和漏極短接后與第二PMOS管M2的柵極相連接，第一和第二NPN三極管Q1、Q2的基極相連接并形成為第三節(jié)點C，第三節(jié)點C的電壓即為基準電壓源電路200的輸出電壓Vg。

在基準電壓源電路200中，第一PMOS管M1和第二PMOS管M2構(gòu)成PMOS輸入電流鏡，使得流經(jīng)第一NPN三極管Q1和第二NPN三極管Q2的集電極的電流相等，即構(gòu)成以下關(guān)系：

Iptat1＝Iptat2 公式(1)

其中，第一NPN三極管Q1、第二NPN三極管Q2和第四電阻R4用以確定電流Iptat1和Iptat2的大小。

由于第一NPN三極管Q1的基極和第二NPN三極管Q2的基極短接，第二NPN三極管Q2的發(fā)射極與電阻R4的一端相連，因此，第一NPN三極管Q1的基極-發(fā)射極電壓VBE1、第二NPN三極管Q2的基極-發(fā)射極電壓VBE2和Iptat1的關(guān)系為：

Iptat1*R4+VBE1＝VBE2 公式(2)