[發(fā)明專利]一種硬件語言VHDL到MSVL的自動轉(zhuǎn)換系統(tǒng)

在審

• 申請?zhí)枺?/td>: 201410841253.1
• 申請日: 2015-08-03
• 公開（公告）號: CN104503816A
• 公開（公告）日: 2015-07-29
• 發(fā)明（設(shè)計）人: 段振華;張康;田聰;王小兵;張南;黃伯虎
• 申請（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號: G06F9/45
• 分類號: G06F9/45
• 代理公司: 北京科億知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11350
• 代理人: 湯東鳳

技術(shù)領(lǐng)域

本發(fā)明涉及硬件描述語言VHDL語言技術(shù)領(lǐng)域和編譯原理技術(shù)領(lǐng)域的詞法分析和語法分析，具體涉及VHDL到MSVL的自動轉(zhuǎn)換系統(tǒng)，用于將VHDL所描述的硬件電路程序轉(zhuǎn)換到語義等價的MSVL代碼。

背景技術(shù)

VHDL全名Very-High-Speed?Integrated?Circuit?Hardware?Description?Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自IEEE-1076(簡稱87版)之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。

VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可視部分及端口)和內(nèi)部(或稱不可視部分)。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。

現(xiàn)階段，VHDL主要通過一些集成環(huán)境軟件進(jìn)行仿真，通過測試用例進(jìn)行人工測試。首先測試和仿真工作是在不同環(huán)境下進(jìn)行的；其次，測試用例并不能完全排除軟件中的隱患，對于VHDL這種應(yīng)用面廣，應(yīng)用領(lǐng)域極其關(guān)鍵的編程語言，應(yīng)從根本上排除軟件隱患，所以通過MSVL語言，我們可以對其進(jìn)行建模，仿真和驗證工作，這樣就將這些工作集中在同一環(huán)境下進(jìn)行，由于MSVL本身的特點，使得工作量大大減少，節(jié)約了成本。

投影時序邏輯(PTL)對區(qū)間時序邏輯(ITL)進(jìn)行了擴展，而時序邏輯語言MSVL是PTL的一個可執(zhí)行子集，它是一個集建模(Modeling)、仿真(Simulation)和驗證(Verification)為一體的時序邏輯程序設(shè)計語言，其對應(yīng)的MSV解釋器可以對MSVL程序進(jìn)行仿真執(zhí)行，也可以進(jìn)行建模和驗證。其中，仿真是找到程序的一條可執(zhí)行路徑，建模是找到程序的所有模型，驗證是對程序進(jìn)行模型檢測，判斷其是否滿足PPTL定義的期望性質(zhì)。

此外，建模、仿真和驗證語言MSVL和硬件描述語言VHDL在語法上有很多相似之處，使得轉(zhuǎn)換成為可能。通過對轉(zhuǎn)換后的MSVL程序進(jìn)行建模、仿真和驗證，從而間接的確保了VHDL源程序的可靠性和安全性。

發(fā)明內(nèi)容

鑒于現(xiàn)有技術(shù)的不足，本發(fā)明旨在于提供一種由VHDL到MSVL的自動轉(zhuǎn)換系統(tǒng)，通過將VHDL語言自動轉(zhuǎn)換成MSVL語言，再對MSVL語言在MSV解釋器下進(jìn)行仿真驗證，進(jìn)而實現(xiàn)了對VHDL語言的程序進(jìn)行仿真驗證，該轉(zhuǎn)換程序提供了一種新的驗證VHDL的方法，即通過程序的轉(zhuǎn)換，將問題轉(zhuǎn)移到其等價的語言環(huán)境下，對轉(zhuǎn)換后的程序進(jìn)行仿真和驗證。

為了實現(xiàn)上述目的，本發(fā)明采用的技術(shù)方案如下：一種硬件語言VHDL到MSVL的自動轉(zhuǎn)換系統(tǒng)，其能夠?qū)HDL語言程序文件轉(zhuǎn)換成MSVL語言程序文件，其特征在于：所述轉(zhuǎn)換系統(tǒng)包括，

文件分析模塊：設(shè)有文件分析器，所述文件分析器分析VHDL程序文件的頂層文件絕對路徑字符串，對這個字符串進(jìn)行分析，得到所有需要翻譯的文件，并分析文件之間的依賴關(guān)系，從而按照依賴關(guān)系決定翻譯的順序；

詞法分析模塊：設(shè)有詞法分析器，所述詞法分析器使用正則表達(dá)式對VHDL源程序進(jìn)行分析，識別源程序中的詞素，如關(guān)鍵字、數(shù)值、字符串、標(biāo)示符、運算符、間隔符以及注釋符等，將其解析為記號流；

語法分析模塊：設(shè)有語法分析器，所述語法分析器通過語法文件構(gòu)造產(chǎn)生式來識別VHDL中的語法結(jié)構(gòu)，并形成VHDL程序的語法樹；

信息存儲模塊：所述信息存儲模塊在構(gòu)造VHDL程序語法樹的過程中，對于VHDL程序中的變量、信號、常量等信息進(jìn)行存儲，以便翻譯模塊進(jìn)行查詢和翻譯；

翻譯模塊：所述翻譯模塊通過在語法分析階段識別出的語法結(jié)構(gòu)，對VHDL源程序的信息進(jìn)行有組織的訪問，并將各語句節(jié)點逐個提取出交予對應(yīng)的翻譯子程序處理，翻譯子程序根據(jù)每個語句節(jié)點的類型來確定翻譯規(guī)則；