[發明專利]用于分組碼的高階伴隨式計算器和計算高階伴隨式的方法

有效

• 申請號: 201410840383.3
• 申請日: 2014-12-30
• 公開（公告）號: CN104917535B
• 公開（公告）日: 2019-10-25
• 發明（設計）人: 樸昌淳;黃孝善;洪永駿
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03M13/05
• 分類號: H03M13/05;H03M13/15
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 姜長星;韓素云

提供一種用于分組碼的高階伴隨式計算器和計算高階伴隨式的方法。所述高階伴隨式計算器包括：串并轉換器，被構造為將從發送器接收的串行比特序列轉換成并行多流；異或(XOR)運算器，被構造為對所述多流的比特值執行XOR運算；零插值器，被構造為在執行了XOR運算的比特之間插入零值；線性反饋移位寄存器，被構造為基于通過將從插入了零值的所述多流產生的多項式除以本原多項式所獲得的余數的系數，來計算高階伴隨式值。

技術領域

以下描述涉及一種被構造為計算用于分組碼的低復雜度的高階伴隨式的高階伴隨式計算器和計算高階伴隨式的方法。

背景技術

分組碼(block code)是在糾錯碼中廣泛使用的編碼。分組碼的示例包括能夠對單個比特執行糾錯的漢明碼(Hamming code)、能夠對多個比特執行糾錯的博斯-喬赫里-霍克文黑姆(BCH)碼和能夠將多個比特視為單個符號并基于符號單位進行糾錯的里德-索羅門(RS)碼。

在解碼的情況下而不是在編碼的情況下，分組碼增加了復雜度。當發生接收錯誤時，與具有單個比特糾錯能力的漢明碼相比，被構造為基于多個比特或符號單位糾錯的BCH碼或RS碼可具有卓越的效率，但是增加了計算復雜度。

在低功耗發送器和接收器中，發送信號的功率可以相對低，因此，發送器和接收器之間的通信可靠性會劣化。當應用糾錯碼時，通信系統可能需要低復雜度計算。例如，用于各種無線傳感器網絡和近場通信系統的小型傳感器通常需要使用低功耗和低復雜度的計算。

發明內容

提供本發明內容以用簡單形式介紹對在以下具體實施方式中進一步描述的構思的選擇。本發明內容不意在確定要求保護的主題的關鍵特征或必要特征，也不意在用作確定要求保護的主題的范圍的幫助。

在一個總體方面，一種高階伴隨式計算器包括：串并轉換器，被構造為將從發送器接收的串行比特序列轉換成并行多流；異或(XOR)運算器，被構造為對所述多流的比特值執行XOR運算；零插值器，被構造為在執行了XOR運算的比特之間插入零值；線性反饋移位寄存器，被構造為基于通過將從插入了零值的所述多流產生的多項式除以本原多項式所獲得的余數的系數，來計算高階伴隨式值。

串并轉換器還可被構造為響應于n/j的值是整數，通過將接收的串行比特序列延遲預定比特數的整數倍來將接收的串行比特序列轉換成L比特多流，其中，L表示滿足L≥2的自然數，D表示所述預定比特數且D＝n/j，n表示分組碼的塊尺寸，j表示將被計算的伴隨式階數，n/j表示整數。

串并轉換器可包括(L-1)個延遲元件，并且還可被構造為在不延遲比特序列的情況下輸出比特序列作為所述多流的第一比特，并在將比特序列延遲(i-1)×D比特之后輸出比特序列作為所述多流的第i比特，其中，i是滿足2≤i≤L的整數。

串并轉換器還可被構造為響應于n/j的值不是整數，在不延遲接收的串行比特序列的情況下將接收的串行比特序列輸出到零插值器。

零插值器還可被構造為響應于n/j的值不是整數，在執行了XOR運算的所述多流的比特之間周期性地插入N(其中，N＝j-1)個零值。

零插值器還可被構造為在執行了XOR運算的所述多流的比特之間周期性地插入N(其中，N＝L-1)個零值。

在另一總體方面，一種高階伴隨式計算器包括：串并轉換器，被構造為將從發送器接收的串行比特序列轉換成基于符號單位構造的并行多流，其中，符號單位包括多個比特；異或(XOR)運算器，被構造為基于符號單位對所述多流的比特值執行XOR運算；零插值器，被構造為在執行了XOR運算的所述多流的比特之間插入零值；線性反饋移位寄存器，被構造為基于通過將從插入了零值的所述多流產生的多項式除以本原多項式所獲得的余數的系數，來計算高階伴隨式值。