[發(fā)明專(zhuān)利]具有SiGe源漏區(qū)的PMOS結(jié)構(gòu)及其制造方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201410835912.0
• 申請(qǐng)日: 2014-12-24
• 公開(kāi)（公告）號(hào): CN104538448A
• 公開(kāi)（公告）日: 2015-04-22
• 發(fā)明（設(shè)計(jì)）人: 鐘旻
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海集成電路研發(fā)中心有限公司
• 主分類(lèi)號(hào): H01L29/78
• 分類(lèi)號(hào): H01L29/78;H01L29/08;H01L21/336
• 代理公司: 上海天辰知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體集成電路制造工藝技術(shù)領(lǐng)域，尤其涉及一種具有SiGe源漏區(qū)的PMOS結(jié)構(gòu)及其制造方法。

背景技術(shù)

隨著半導(dǎo)體集成電路的發(fā)展，MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)尺寸的減小，不斷地改進(jìn)了集成電路的速度、性能、密度和功能單位成本。進(jìn)入90nm工藝時(shí)代后，隨著集成電路器件尺寸的大幅度減少，源/漏極(elevatedsource/drain)的結(jié)深越來(lái)越淺，需要采用選擇性外延技術(shù)(selective?epi?SiGe，縮寫(xiě)SEG)以增厚源/漏極，其中的Si蓋帽層可以保護(hù)SiGe，并且作為后續(xù)硅化(silicide)反應(yīng)的犧牲層(sacrificial?layer)，從而降低串聯(lián)電阻。

而對(duì)于65/45nm技術(shù)工藝，一種提升PMOS晶體管性能的方法是：刻蝕PMOS源/漏極形成源/漏區(qū)凹槽(即源/漏區(qū)U?or?Sigma?shape，“U”或“Σ”形狀)，然后在源/漏區(qū)(S/D)凹槽內(nèi)部外延SiGe層來(lái)引入對(duì)溝道的壓應(yīng)力(compressive?stress)，這種應(yīng)力使得半導(dǎo)體晶體晶格發(fā)生畸變(拉伸或壓縮)，生成溝道區(qū)域內(nèi)的單軸應(yīng)力(uniaxial?stress)，進(jìn)而影響能帶排列和半導(dǎo)體的電荷輸送性能，通過(guò)控制在最終器件中的應(yīng)力的大小和分布，提高空穴(hole)的遷移率(mobility)，從而改善器件的性能。

嵌入式鍺硅源漏技術(shù)(embedded?SiGe，縮寫(xiě)eSiGe)是一種用來(lái)提高PMOS性能的應(yīng)變硅技術(shù)。它是通過(guò)在溝道中產(chǎn)生單軸壓應(yīng)力來(lái)增加PMOS的空穴遷移率，從而提高晶體管的電流驅(qū)動(dòng)能力，是45nm及以下技術(shù)代高性能工藝中的核心技術(shù)。其原理是通過(guò)在Si上刻蝕出凹槽作為源/漏區(qū)，在凹槽中選擇性地外延生長(zhǎng)SiGe層，利用SiGe晶格常數(shù)與Si不匹配，使沿溝道方向的Si受到壓縮產(chǎn)生壓應(yīng)力，從而提高了溝道Si中的空穴遷移率。

目前主要采用選擇性外延SiGe(selective?epi?SiGe,SEG)的方法在PMOS的源/漏區(qū)域(PSD)直接外延SiGe薄膜。圖1和圖2顯示了該現(xiàn)有技術(shù)的制造方法，其包括：提供形成有柵極205的N型襯底201，所述柵極205具有犧牲層204保護(hù)，在柵極205和淺溝道隔離STI?202之間的襯底201上刻蝕出將要形成源漏的凹槽203；用SEG方法外延SiGe薄膜206，形成具有SiGe的PMOS源/漏區(qū)。其中，用SEG方法外延SiGe薄膜包括，先外延低Ge濃度SiGe緩沖層207(Seed?layer)，然后外延一層高Ge濃度的SiGe主體層208(Bulk?layer)，最后外延一層Si蓋帽層209(Si?cap)，如圖3所示，最終形成具有SiGe的PMOS源/漏區(qū)。

但是，在外延高Ge濃度的SiGe的工藝中，由于SiGe緩沖層和SiGe主體層之間、SiGe主體層和Si蓋帽層之間界面處的Ge濃度突變，會(huì)在界面處產(chǎn)生位錯(cuò)等缺陷，如圖4所示。位錯(cuò)會(huì)導(dǎo)致應(yīng)力的馳豫，造成溝道應(yīng)力降低，器件性能變差。另一方面，高Ge濃度的主體層表面不能很好地被Si蓋帽層包覆，導(dǎo)致SiGe裸露，如圖5所示，造成后續(xù)NiSi生長(zhǎng)困難，從而導(dǎo)致器件的接觸性能變差，器件良率降低。

因此，如何提高源漏區(qū)SiGe晶體的質(zhì)量以降低位錯(cuò)的產(chǎn)生，在增加溝道應(yīng)力的同時(shí)保持較低的源漏電阻，并保證Si蓋帽層對(duì)SiGe主體層的良好包覆，是本領(lǐng)域技術(shù)人員亟待解決的技術(shù)問(wèn)題之一。

發(fā)明內(nèi)容

本發(fā)明的目的在于彌補(bǔ)上述現(xiàn)有技術(shù)的不足，提供一種具有SiGe源漏區(qū)的PMOS結(jié)構(gòu)及其制造方法，能夠在提高溝道應(yīng)力的同時(shí)，提高源漏區(qū)SiGe晶體的質(zhì)量以降低位錯(cuò)的產(chǎn)生，并保證Si蓋帽層對(duì)SiGe主體層的良好包覆，從而增強(qiáng)器件良率，提高器件性能。

為實(shí)現(xiàn)上述目的，本發(fā)明提供一種具有SiGe源漏區(qū)的PMOS結(jié)構(gòu)，所述PMOS結(jié)構(gòu)包括襯底、襯底上的柵極以及柵極兩側(cè)的源漏區(qū)，所述源漏區(qū)自下而上依次包括SiGe緩沖層、SiGe主體層和Si蓋帽層，其中，所述SiGe主體層自下而上依次包括第一主體層和第二主體層，所述第一主體層的Ge濃度自下而上遞增，所述第二主體層的Ge濃度自下而上遞減，且所述第一主體層的最高Ge濃度與第二主體層的最高Ge濃度相同。

進(jìn)一步地，所述SiGe主體層還包括第一主體層和第二主體層中間的中間層，所述中間層的Ge濃度與所述第一主體層和第二主體層的最高Ge濃度相同。