[發明專利]半導體器件制造方法

在審

• 申請號: 201410806998.4
• 申請日: 2014-12-22
• 公開（公告）號: CN105789048A
• 公開（公告）日: 2016-07-20
• 發明（設計）人: 徐唯佳;馬小龍;殷華湘;周華杰;徐秋霞
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L21/768
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及半導體器件及其制造方法領域，尤其涉及一種堆疊晶 體管結構的制造方法。

背景技術

近30年來，半導體器件一直按照摩爾定律等比例縮小，半導體 集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術節點進入 深亞微米領域，例如100nm以內，甚至45nm以內，傳統場效應晶 體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制， 使其等比例縮小的前景受到挑戰。眾多新型結構的FET被開發出來， 以應對現實的需求，例如，FinFET，3D晶體管等。

如何在現有工藝的基礎上，方便地形成具有更高集成度的晶體管 結構并保持晶體管的性能，是擺在研究人員面前的問題。為了解決這 一問題，本發明提供了一種半導體晶體管結構及其制造方法。

發明內容

本發明提供一種堆疊納米線晶體管的制造方法，采用了外延工藝 形成Si/SiGe超晶格結構，獲得了高集成度和高性能的晶體管。

根據本發明的一個方面，本發明提供一種半導體器件制造方法， 包括如下步驟：

提供襯底；

在所述襯底上形成由多層Si材料層和多層SiGe材料層交替堆疊 組成的疊層結構；

將所述疊層結構形成為鰭片，并且，形成包圍所述鰭片的隔離結 構；

形成具有第一開口的第一硬掩模層，去除所述第一開口暴露出的 所述多層SiGe材料層；

經由所述第一開口，形成柵極堆棧，所述柵極堆棧圍繞所述多層 Si材料層；

在所述第一硬掩膜層中形成第二開口，在所述第二開口的側壁上 形成間隙壁；

經由所述第二開口，去除剩余的所述多層SiGe材料層，之后， 經由所述第二開口，填充氧化物；

自對準刻蝕形成接觸孔；

在所述接觸孔中填充接觸材料。

在本發明的方法中，采用外延工藝形成所述多層Si材料層和所 述多層SiGe材料層；所述多層Si材料層中的每層厚度為10-20nm， 所述多層SiGe材料層中的每層厚度為20-30nm。

在本發明的方法中，所述第一硬掩膜層的材料為氮化硅；所述間 隙壁的材料為氮化硅。

在本發明的方法中，所述隔離結構的材料為氧化硅，并且，經由 所述第二開口，填充氧化物的材料為氧化硅。

在本發明的方法中，所述柵極堆棧包括柵極絕緣層和柵極，其中， 所述柵極絕緣層為高K柵極絕緣材料，所述柵極為金屬、合金或金 屬化合物材料。

在本發明的方法中，所述接觸材料包括Ti，TiN，W。

本發明的優點在于：基于多層Si材料層和多層SiGe材料層交替 堆疊組成的疊層結構而形成鰭片，并通過選擇性地去除其中的SiGe 材料層、形成柵極堆棧，非常方便地形成了以多層Si材料層為溝道 區域的疊層晶體管結構。本發明的形成的疊層晶體管結構，相比傳統 晶體管，具有更高的集成度，同時，由于采用了圍柵結構，晶體管的 性能也得以提高。另外，本發明的方法與常規CMOS集成電路工藝 兼容性好，不需要對常規工藝進行重大改變即可實現。

附圖說明

圖1-11本發明的半導體器件制造方法流程及其結構示意圖。

具體實施方式

以下，通過附圖中示出的具體實施例來描述本發明。但是應該理 解，這些描述只是示例性的，而并非要限制本發明的范圍。此外，在 以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆 本發明的概念。

本發明提供一種半導體器件制造方法，利用Si/SiGe超晶格疊層 形成了堆疊晶體管，其制造流程參見附圖1-11，其中，每幅圖中的(a) 圖為俯視圖，(b)圖為沿圖1(a)中虛線方向的橫截面圖。