[發明專利]具有無過孔襯底的集成電路封裝系統及其制造方法

在審

• 申請號: 201410806538.1
• 申請日: 2014-12-19
• 公開（公告）號: CN104733334A
• 公開（公告）日: 2015-06-24
• 發明（設計）人: 金成洙;都秉太;阿內爾·特拉斯波爾圖
• 申請（專利權）人: 星科金朋有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L23/498;H01L23/49
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 滕一斌

技術領域

本發明一般涉及集成電路封裝系統，并且更加具體地涉及具有無過孔襯底的系統。

背景技術

現代電子設備(諸如，智能手機、平板計算機、基于位置的服務裝置、企業級服務器或企業級存儲陣列)正將更多的集成電路打包到不斷縮小的物理空間內以期望降低成本。已經開發了眾多技術來滿足這些要求。研發策略重點放在新技術以及提高現有的成熟技術上。現有技術的研發可以采取眾多不同的方向。

現代電子設備要求需要增加集成電路封裝的功能性同時在系統中提供更小的物理空間。雖然這些方法在集成電路內提供了更多的功能，但是，它們并不能完全滿足對于更低高度、更小空間、制造簡化和成本降低的要求。

降低成本的一種方式是通過現有的制造方法和設備使用成熟的封裝技術。重復使用現有的制造工藝通常不會縮小封裝尺寸。對于更低成本、更小尺寸、更好的連接性和更多功能性的需求仍然在繼續。

由此，對于包括更低成本、更小尺寸和更多功能性的集成電路封裝系統的需要仍然存在。鑒于對提高集成和降低成本的需要的不斷增加，尋找解決這些問題的方法越發重要。不斷增加的商業競爭壓力，結合增長的消費者期望，使得尋找解決這些問題的方法至關重要。另外，降低成本、提高效率和性能，并且滿足競爭壓力的需要使得尋找解決這些問題的方法更加緊迫。

長期以來人們一直在尋找解決這些問題的方案，但是，現有的發展尚未教導或提出任何解決方案，由此，本領域中的技術人員一直沒能掌握解決這些問題的方案。

發明內容

本發明提供了一種集成電路封裝系統的制造方法，該方法包括：直接在基礎載體上形成跡線層；直接在一部分該跡線層和一部分該基礎載體上形成立柱，用于與該跡線層形成金屬-金屬連接；直接在該跡線層、該立柱和該基礎載體上形成介電層；通過去除該基礎載體來形成無過孔襯底，用于使該跡線層、該立柱和該介電層暴露出來；將有源器件安裝在從該無過孔襯底暴露出來的跡線層上，該有源器件耦合至具有管芯互連結構的跡線層；以及，將外部互連結構連接至立柱，用于電耦合該有源器件、該跡線層、該立柱和該外部互連結構。

本發明提供了一種集成電路封裝系統，包括：跡線層；立柱，其直接位于一部分該跡線層上，用于與該跡線層形成金屬-金屬連接；介電層，其直接位于該跡線層和該立柱上，用于形成使該跡線層和該介電層暴露出來的無過孔襯底；位于該跡線層上的有源器件，該跡線層從該無過孔襯底暴露出來；管芯互連結構，其耦合在該有源器件和該跡線層之間，用于提供電連通性；以及，與立柱連接的外部互連結構，用于電耦合該有源器件、該跡線層、該立柱和該外部互連結構。

本發明的特定實施例具有除這些上述提到的步驟或元件之外的或者替換這些步驟或元件的其他步驟或元件。對本領域的技術人員而言，通過閱讀下面參見附圖所做的詳細說明，這些步驟或元件將變得顯而易見。

附圖說明

圖1是本發明第一實施方案的集成電路封裝系統的側視圖。

圖2是在制造的準備階段中的圖1的結構。

圖3是在制造的保護階段中的圖2的結構。

圖4是在制造的開孔階段中的圖3的結構。

圖5是在制造的去除階段中的圖4的結構。

圖6是在制造的附接階段中的圖5的結構。

圖7是在制造的互連階段中的圖6的結構。

圖8是在制造的模塑階段中的圖7的結構。

圖9是在制造的連接階段中的圖8的結構。

圖10是本發明第二實施方案的集成電路封裝系統的側視圖。

圖11是根據本發明第三實施方案的集成電路封裝系統的側視圖。

圖12是在制造的準備階段中的圖10的結構。

圖13是在制造的保護階段中的圖12的結構。

圖14是在制造的開孔階段中的圖13的結構。

圖15是在制造的去除階段中的圖14的結構。

圖16是在制造的附接階段中的圖15的結構。

圖17是在制造的模塑階段中的圖16的結構。

圖18是在制造的連接階段中的圖17的結構。

圖19是本發明第四實施方案的集成電路封裝系統的側視圖。

圖20是在制造的準備階段中的圖19的結構。

圖21是在制造的保護階段中的圖20的結構。

圖22是在制造的開孔階段中的圖21的結構。

圖23是在制造的去除階段中的圖22的結構。

圖24是在制造的附接階段中的圖23的結構。

圖25是在制造的互連階段中的圖24的結構。