[發(fā)明專利]一種數(shù)字頻率計(jì)的控制裝置

在審

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• 申請日: 2014-12-23
• 公開（公告）號: CN105785836A
• 公開（公告）日: 2016-07-20
• 發(fā)明（設(shè)計(jì)）人: 吳壽勇
• 申請（專利權(quán)）人: 貴州富禾科技發(fā)展有限責(zé)任公司
• 主分類號: G05B19/042
• 分類號: G05B19/042;G01R23/10
• 代理公司: 貴陽天圣知識產(chǎn)權(quán)代理有限公司 52107
• 代理人: 杜勝雄

技術(shù)領(lǐng)域

本發(fā)明屬于電子技術(shù)與測控技術(shù)領(lǐng)域，涉及一種數(shù)字頻率計(jì)的控制裝置。

背景技術(shù)

目前，在電子工程、資源勘探、儀器儀表等相關(guān)應(yīng)用中，頻率計(jì)是工程技術(shù)人員必不可少的測量工具，頻率測量也是電子測量技術(shù)中最基本最常見的測量之一。近年來測頻模塊的構(gòu)建主要采用MCU+CPLD/FPGA的結(jié)構(gòu)形式，即以MCU為核心完成接口、時(shí)序控制，以CPLD/FPGA為核心完成頻率測量功能。但是這種結(jié)構(gòu)的接口電路相對復(fù)雜，需要設(shè)計(jì)單片機(jī)與CPLD/FPGA程序，且沒有充分地利用CPLD/FPGA豐富的邏輯資源。

發(fā)明內(nèi)容

本發(fā)明所解決的技術(shù)問題在于提供涉及一種數(shù)字頻率計(jì)的控制裝置，以解決上述背景技術(shù)中的缺點(diǎn)。

本發(fā)明所解決的技術(shù)問題采用以下技術(shù)方案來實(shí)現(xiàn)：

一種數(shù)字頻率計(jì)的控制裝置，包括PLL鎖相倍頻模塊、標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器、鎖存器、CPU、液晶顯示屏、同步使能模塊、信號調(diào)理模塊、信號計(jì)數(shù)器、鍵盤輸入裝置，所述的PLL鎖相倍頻模塊連接標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器和CPU，所述的信號調(diào)理模塊連接同步使能模塊和信號計(jì)數(shù)器，所述的同步使能模塊連接標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器，標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器連接鎖存器，鎖存器連接CPU，所述的信號計(jì)數(shù)器接鎖存器，鎖存器連接CPU，所述的CPU連接有液晶顯示屏和鍵盤輸入裝置。

本發(fā)明該數(shù)字頻率計(jì)裝置的工作原理是：

根據(jù)被測信號頻率的大小，通過鍵盤輸入不同的門控信號，NiosII軟核處理器將其輸入至同步電路與被測信號一起產(chǎn)生同步使能信號，用于控制計(jì)數(shù)器和鎖存器的同步工作和異步清零，被測脈沖信號經(jīng)過信號調(diào)理后送至被測信號計(jì)數(shù)器，在同步使能信號的控制下進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果存入鎖存器，晶振通過PLL鎖相倍頻模塊電路產(chǎn)生100MHz的標(biāo)準(zhǔn)信號時(shí)鐘頻率和50MHz的NiosII軟核處理器的時(shí)鐘頻率，在同步使能信號的控制下，標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器對標(biāo)準(zhǔn)時(shí)鐘信號進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果存入鎖存器，NiosII軟核處理器將輸入的數(shù)據(jù)進(jìn)行相應(yīng)的處理后送至液晶屏顯示輸出。

有益效果

本發(fā)明具有以下優(yōu)點(diǎn)：

1）小巧、便攜，F(xiàn)PGA的使用突破傳統(tǒng)電子系統(tǒng)設(shè)計(jì)的瓶頸，減小了體積，提高了性能，該裝置特適于室外和野外作業(yè)；

2）功耗低、節(jié)能。FPGA的功耗小，而且該數(shù)字頻率計(jì)的待機(jī)時(shí)間長；

3）測量精度高，工作可靠，在量程范圍內(nèi)，測量頻率誤差小于0.1%，在測頻率區(qū)域能保持恒定的測試精度；

4）性價(jià)比高：新一代FPGA內(nèi)核資源極為豐富，能實(shí)現(xiàn)嵌入系統(tǒng)軟的設(shè)計(jì)和軟件硬件協(xié)同設(shè)計(jì)，在性能和價(jià)格上有極大的優(yōu)勢；

5）設(shè)計(jì)方式靈活，F(xiàn)PGA的設(shè)計(jì)方式非常靈活，可以對系統(tǒng)進(jìn)行擴(kuò)充和升級，具有較好的應(yīng)用前景。

附圖說明

圖1為本發(fā)明的結(jié)構(gòu)示意圖。

具體實(shí)施方式

參見圖1，一種數(shù)字頻率計(jì)的控制裝置，包括PLL鎖相倍頻模塊1、標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器2、鎖存器3、CPU4、液晶顯示屏5、同步使能模塊6、信號調(diào)理模塊7、信號計(jì)數(shù)器8、鎖存器9、鍵盤輸入裝置10，所述的PLL鎖相倍頻模塊1連接標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器2和CPU4，所述的信號調(diào)理模塊7連接同步使能模塊6和信號計(jì)數(shù)器8，所述的同步使能模塊6連接標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器7，標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器7連接鎖存器3，鎖存器3連接CPU4，所述的信號計(jì)數(shù)器8連接鎖存器9，鎖存器9連接CPU4，所述的CPU4連接有液晶顯示屏5和鍵盤輸入裝置10。

根據(jù)被測信號頻率的大小，通過鍵盤輸入裝置10輸入不同的門控信號，CPU4將其輸入至同步電路與被測信號一起產(chǎn)生同步使能信號，用于控制標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器2和鎖存器3的同步工作和異步清零，被測脈沖信號經(jīng)過信號調(diào)理后送至被測信號計(jì)數(shù)器8，在同步使能模塊6的控制下進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果存入鎖存器9，晶振通過PLL鎖相倍頻模塊1電路產(chǎn)生100MHz的標(biāo)準(zhǔn)信號時(shí)鐘頻率和50MHz的CPU4的時(shí)鐘頻率，在同步使能模塊6的控制下，標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)器2對標(biāo)準(zhǔn)時(shí)鐘信號進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)結(jié)果存入鎖存器3，CPU4將輸入的數(shù)據(jù)進(jìn)行相應(yīng)的處理后送至液晶顯示屏5顯示輸出。

以上顯示和描述了本發(fā)明的基本原理和主要特征及本發(fā)明的優(yōu)點(diǎn)，本行業(yè)的技術(shù)人員應(yīng)該了解，本發(fā)明不受上述實(shí)施例的限制，上述實(shí)施例和說明書中描述的只是說明本發(fā)明的原理，在不脫離本發(fā)明精神和范圍的前提下，本發(fā)明還會有各種變化和改進(jìn)，這些變化和改進(jìn)都落入要求保護(hù)的本發(fā)明范圍內(nèi)，本發(fā)明要求保護(hù)范圍由所附的權(quán)利要求書及其等效物界定。