[發明專利]一種用于多處理器的多端口訪存控制器及其控制方法

在審

• 申請號: 201410801564.5
• 申請日: 2014-12-22
• 公開（公告）號: CN104572519A
• 公開（公告）日: 2015-04-29
• 發明（設計）人: 胡孔陽;劉小明;龔曉華;劉玉;胡海生;王媛
• 申請（專利權）人: 中國電子科技集團公司第三十八研究所
• 主分類號: G06F13/18
• 分類號: G06F13/18;G06F15/16
• 代理公司: 合肥金安專利事務所 34114
• 代理人: 吳娜

1.一種用于多處理器的多端口訪存控制器，其特征在于：包括指令通道，其輸入端分別與多處理器的外設DMA通道、內核DMA通道的輸出端相連，其輸出端與仲裁模塊的輸入端相連，仲裁模塊的輸出端與存儲器陣列的輸入端相連，存儲器陣列的輸出端與數據通道的輸入端相連，數據通道的輸出端分別與多處理器的外設DMA通道、內核DMA通道的輸入端相連。

2.根據權利要求1所述的用于多處理器的多端口訪存控制器，其特征在于：所述指令通道由第一、二BANK選擇模塊、第一、二請求合并模塊和第一、二串行化模塊組成，所述第一BANK選擇模塊的輸入端與外設DMA通道的輸出端相連，第一BANK選擇模塊的輸出端與第一請求合并模塊的輸入端相連，第一請求合并模塊的輸出端與第一串行化模塊的輸入端相連；所述第二BANK選擇模塊的輸入端與內核DMA通道的輸出端相連，第二BANK選擇模塊的輸出端與第二請求合并模塊的輸入端相連，第二請求合并模塊的輸出端與第二串行化模塊的輸入端相連，第一、二串行化模塊的輸出端均與仲裁模塊的輸入端相連。

3.根據權利要求1所述的用于多處理器的多端口訪存控制器，其特征在于：所述存儲器陣列由多個存儲器BLOCK組成，每個存儲器BLOCK由多個存儲器BANK組成。

4.根據權利要求1所述的用于多處理器的多端口訪存控制器，其特征在于：所述數據通道由輸出寄存器、DMA通道選擇模塊、數據排序模塊、數據合并模塊和數據輸出緩沖模塊組成，所述輸出寄存器的輸入端與存儲器陣列的輸出端相連，輸出寄存器的輸出端與DMA通道選擇模塊的輸入端相連，DMA通道選擇模塊的輸出端與數據排序模塊的輸入端相連，數據排序模塊的輸出端與數據合并模塊的輸入端相連，數據合并模塊的輸出端與內設第三串行化模塊的數據輸出緩沖模塊的輸入端相連，數據緩沖模塊的輸出端分別與外設DMA通道、內核DMA通道的輸入端相連。

5.根據權利要求2所述的用于多處理器的多端口訪存控制器，其特征在于：所述第一、二請求合并模塊的電路相同，所述第一請求合并模塊由五級二選一數據選擇器組成，其中，第一級二選一數據選擇器C2的輸入端與第一BANK選擇模塊的輸出端相連，第一級二選一數據選擇器C2的輸出端與第二級二選一數據選擇器C4的輸入端相連，第二級二選一數據選擇器C4的輸出端與第三級二選一數據選擇器C8的輸入端相連，第三級二選一數據選擇器C8的輸出端與第四級二選一數據選擇器C16的輸入端相連，第四級二選一數據選擇器C16的輸出端與第五級二選一數據選擇器C32的輸入端相連，第五級二選一數據選擇器C32的輸出端與第一串行化模塊的輸入端相連；第一級二選一數據選擇器C2的個數為外設DMA通道個數和內核DMA通道個數之和的二分之一，第二級二選一數據選擇器C4的個數為第一級二選一數據選擇器C2的個數的二分之一，第三級二選一數據選擇器C8的個數為第二級二選一數據選擇器C4的個數的二分之一，第四級二選一數據選擇器C16的個數為第三級二選一數據選擇器C8的個數的二分之一，第五級二選一數據選擇器C32的個數為第四級二選一數據選擇器C16的個數的二分之一。

6.根據權利要求2所述的用于多處理器的多端口訪存控制器，其特征在于：所述第一、二串行化模塊的電路相同，所述第一串行化模塊由多個寄存器和多個二選一數據選擇器交替排序組成，寄存器和二選一數據選擇器的個數均為外設DMA通道個數和內核DMA通道個數之和，各個二選一數據選擇器的第一輸入端均接第一請求合并模塊的輸出端，各個二選一數據選擇器的第二輸入端接與其相鄰的寄存器的輸出端Q端，各個二選一數據選擇器的控制端stall接倒數第二個寄存器的輸出端Q端，各個二選一數據選擇器的輸出端接與其相鄰的寄存器的輸入端D端，各個寄存器的控制端HOLD端與仲裁模塊的仲裁結果輸出端arbt端相連，最后一個寄存器的輸出端Q端作為第一串行化模塊的輸出端與仲裁模塊的輸入端相連。

7.根據權利要求4所述的用于多處理器的多端口訪存控制器，其特征在于：所述數據合并模塊由多個寄存器和多個三十二選一數據選擇器交替排序組成，寄存器和數據選擇器的個數均為外設DMA通道個數和內核DMA通道個數之和，各個數據選擇器的輸入端均接數據排序模塊的輸出端，各個數據選擇器的輸出端均接與其相鄰的寄存器的輸入端D端，各個數據選擇器的控制端stall接外設DMA通道、內核DMA通道的輸出端，各個寄存器的輸出端Q端作為數據合并模塊的輸出端與數據輸出緩沖模塊的輸入端相連。