[發明專利]半導體器件形成方法

有效

• 申請號: 201410790514.1
• 申請日: 2011-07-18
• 公開（公告）號: CN104658977B
• 公開（公告）日: 2017-12-01
• 發明（設計）人: 黃怡;王新鵬;韓秋華
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 駱蘇華

技術領域

本發明涉及半導體領域，特別涉及一種半導體器件形成方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件為了達到更高的運算速度、更大的數據存儲量、以及更多的功能，不斷朝向更高的元件密度的方向發展。為了得到集成度高的半導體器件，現有的互補金屬氧化物半導體 (Complementary Metal Oxide Semiconductor，CMOS)晶體管的臨界尺寸越來越小，對性能的要求也越來越高。為了獲得較好的電學性能，通常需要通過控制載流子遷移率來提高驅動電流，進一步提高半導體器件性能。控制載流子的遷移率的關鍵要素是控制晶體管溝道中的應力。

目前，采用應力襯墊技術控制載流子遷移率，應力襯墊技術是指在NMOS 晶體管上形成張應力襯墊層(tensile stress liner)，在PMOS晶體管上形成壓應力襯墊層(compressive stress liner)，從而增大了PMOS晶體管和NMOS晶體管的驅動電流，提高了電路的響應速度。其中，尤其是使用雙應力襯墊技術的集成電路能夠提升24％的速度。

請參考圖1至圖 6 ，在專利號為US7727834的美國專利中提供一種形成具有雙應力襯墊層的半導體器件的方法，包括：

如圖1所示，提供半導體基底100，所述半導體基底100表面形成有PMOS 晶體管103、NMOS晶體管101，以及位于相鄰PMOS晶體管103和NMOS晶體管101之間的傳輸結構102，在PMOS晶體管103和NMOS晶體管101中，導電結構104是柵電極層，在傳輸結構102中，導電結構104是信號傳輸線，所述PMOS 晶體管103、NMOS晶體管101以及傳輸結構102的導電結構104表面還包括形成在頂部的金屬硅化物層105；

如圖2所示，形成覆蓋所述半導體基底100、PMOS晶體管103、NMOS晶體管101以及傳輸結構102的張應力襯墊層106；

如圖3所示，去除PMOS晶體管103和部分傳輸結構102上的張應力襯墊層 106；

如圖4所示，形成位于保留的張應力層106、PMOS晶體管103和傳輸結構 102上的壓應力襯墊層107；

如圖5所示，去除所述張應力襯墊層106上的部分壓應力襯墊層107，保留張應力襯墊層106和壓應力襯墊層107在傳輸結構102的導電結構104上的部分重疊，并形成覆蓋張應力襯墊層106和壓應力襯墊層107的介質層110；

接著，如圖6所示，刻蝕所述介質層110，形成分別暴露PMOS晶體管103 的導電結構104的通孔113，暴露傳輸結構102的導電結構104的通孔112，暴露 NMOS晶體管101的導電結構104的通孔111，所述通孔用于在后續工藝中形成導電插塞。

但是通過上述方法所形成的具有雙應力襯墊層的半導體器件的性能不夠好，會有漏電流產生。

發明內容

本發明解決的問題是提供一種半導體器件形成方法，以解決現有的具有雙應力襯墊層的半導體器件的性能不夠好，會有漏電流產生的問題。

為解決上述問題，本發明提供一種半導體器件形成方法，包括：

提供半導體基底，所述半導體基底包括第一區域、第二區域、位于第一區域和第二區域之間的第三區域，以及分別位于所述三個區域表面的導電結構；

在半導體基底上形成應力層，所述應力層包括覆蓋第一區域和部分第三區域的第一應力襯墊層，以及覆蓋第二區域和部分第三區域的第二應力襯墊層，所述第一應力襯墊層和第二應力襯墊層在第三區域的導電結構表面重疊，形成凸起；

形成覆蓋所述應力層的介質層；

刻蝕所述介質層，形成分別位于第一區域和第二區域的第二凹槽，以及暴露所述凸起的第一凹槽；

在所述第二凹槽內形成填充層；

以填充層為掩膜，去除第一凹槽內的凸起；

去除所述第二凹槽中的填充層，刻蝕第一凹槽、第二凹槽內的應力層，直至形成分別暴露第一區域、第二區域、第三區域半導體基底的通孔。

可選地，位于所述第一區域表面的導電結構為PMOS晶體管柵極，所述第一應力襯墊層是壓應力層；位于所述第二區域表面的導電結構是NMOS晶體管柵極，所述第二應力襯墊層是張應力層；位于所述第三區域表面的導電結構是信號傳輸結構。

可選地，所述半導體基底還包括位于導電結構的頂部的金屬硅化物層。

可選地，形成所述應力層的步驟包括：

形成覆蓋半導體基底的第一應力襯墊層；