[發明專利]一種降壓轉換集成電路及降壓轉換的方法

有效

• 申請號: 201410790488.2
• 申請日: 2014-12-17
• 公開（公告）號: CN105763049B
• 公開（公告）日: 2018-08-03
• 發明（設計）人: 崔慶;蘇國彬
• 申請（專利權）人: 聯芯科技有限公司
• 主分類號: H02M3/156
• 分類號: H02M3/156
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

本發明涉及通信領域，公開了一種降壓轉換集成電路及降壓轉換的方法，包含：信號振蕩器OSC、邏輯模塊、斜波電壓模塊、脈沖寬度調制控制模塊及時鐘控制模塊；時鐘控制模塊將OSC輸出的時鐘轉化為窄波信號及時延遲鐘信號，并將延遲時鐘信號輸入邏輯模塊，將窄波信號作為斜波電壓模塊的控制信號，脈沖寬度調制控制模塊通過輸出PGATE控制斜波電壓模塊，窄波信號在PGATE的頻率小于時鐘的頻率時周期性降低斜波電壓模塊輸出的斜波信號Vsl。本發明實施方式通過增設時鐘控制模塊，并將該模塊輸出的窄波信號作為斜波電壓模塊的控制信號，避免了因Vsl異常偏高而導致最終的輸出波紋變大的問題。

技術領域

本發明涉及通信領域，特別涉及一種寬輸出范圍的降壓轉換集成電路及降壓轉換的方法。

背景技術

現有技術中的降壓轉換集成電路，主要采用峰值電流模式，其工作原理如圖1所示，此電路是通過電壓環路和電流環路共同發饋，使得Vout(輸出電壓)端達到預設電壓。具體地說，將Vout端通過電阻分壓后得到的反饋電壓Vfb及VREF(參考電壓)模塊輸出的參考電壓Vref共同作為運算放大器EA的輸入，并將EA的輸出電壓Vc作為比較器的一個輸入電壓。比較器的另一個輸入電壓是由斜波信號Vsl和電流采樣模塊輸出的電流采樣信號Vse相加得到的電壓Vr。Vc和Vr經過比較器的比較后生成比較器輸出信號Vo，Vo信號同振蕩器OSC的輸出時鐘Clk一起輸入到LOGIC(邏輯)模塊，通過邏輯運算，最終確定NGATE和PGATE的高低電平，從而控制SW端的占空比，接著在通過其后的L和Cout濾波器，得到Vout的預設電壓。

其中，斜波信號Vsl是由斜波電壓Vslope模塊輸出的，Vslope模塊是一個斜波振蕩器，該振蕩器的控制信號為PGATE信號，Vslope模塊的內部工作原理如圖2所示，當PGATE為高時，Vsl開始下降，當PGATE為低時，Vsl開始上升。

這種現有的工作模式，適用于輸入電壓VIN和輸出電壓Vout相差較大的情況，即SW端的的頻率等于Clk的頻率。在實際應用中，當要求Vout非常接近VIN時，由于寄生等原因，在Vout接近VIN時，此時SW的頻率會低于Clk的頻率(即PGATE的頻率小于Clk的頻率)，造成PGATE為低的時間超出設計值而引起的Vsl高于設計值，導致Vsl和Vse相加后的電壓Vr高于設計值，使得Vr和Vc經過比較器的比較后輸出的信號Vo異常，從而引起輸出紋波變大，與低紋波的要求相悖，進而影響產品的應用。

另外，由于DCDC(直流電壓轉換)結構中時鐘Clk控制原理，導致輸出級MP和MN始終在交替開關的狀態下，因此Vout無法滿足高輸出的要求(即輸出電壓無法達到最大值)。

發明內容

本發明的目的在于提供一種降壓轉換集成電路及降壓轉換的方法，使得在輸出電壓要求較高時，通過窄脈沖雙時鐘技術，減小輸出的紋波。

為解決上述技術問題，本發明的實施方式提供了一種降壓轉換集成電路，包含：信號振蕩器OSC、邏輯模塊、斜波電壓Vslope模塊、脈沖寬度調制PWM控制模塊及時鐘控制模塊；

所述時鐘控制模塊的輸入端與所述OSC的輸出端相連,所述時鐘控制模塊的輸出端分別與所述邏輯模塊的輸入端及Vslope模塊的輸入端相連；所述邏輯模塊的輸出端與所述PWM控制模塊的輸入端相連，所述PWM控制模塊的輸出端與所述Vslope模塊的輸入端相連；

所述時鐘控制模塊將OSC輸出的時鐘Clk轉化為窄波信號Nclk及延遲時鐘信號Dclk，并將所述Nclk輸出到所述Vslope模塊，將所述Dclk輸出到所述邏輯模塊；所述PWM控制模塊通過輸出的P型金屬氧化物半導體場效應晶體管信號PGATE控制所述Vslope模塊，所述Nclk作為所述斜波電壓模塊的控制信號，在所述PGATE的頻率小于時鐘的頻率時周期性降低所述斜波電壓模塊輸出的斜波信號Vsl。

本發明的實施方式還提供了一種降壓轉換的方法，包括以下步驟：