[發明專利]串聯型多相相位累加器

有效

• 申請號: 201410773909.0
• 申請日: 2014-12-15
• 公開（公告）號: CN104485952A
• 公開（公告）日: 2015-04-01
• 發明（設計）人: 黃光明;程振洪;嚴劍橋
• 申請（專利權）人: 華中師范大學
• 主分類號: H03L7/24
• 分類號: H03L7/24
• 代理公司: 湖北武漢永嘉專利代理有限公司 42102
• 代理人: 胡建平

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種串聯型多相相位累加器。

背景技術

分相存儲波形合成技術，是近年來提出的一種提高采樣率的技術，主要解決了器件工藝限制相位累加器、波形存儲器工作速度問題，有較好的應用前景。但是分相存儲波形合成技術存在應用上的缺陷：涉及奇數倍的頻率控制字處理，過程繁瑣且會帶來大量的硬件資源開銷。本發明主要解決傳統分相存儲技術消耗硬件資源過大的問題。

發明內容

本發明要解決的技術問題在于針對現有技術中的缺陷，提供一種串聯型多相相位累加器。

本發明解決其技術問題所采用的技術方案是：串聯型多相相位累加器,包括1個相位累加器、N-1個相位加法器、N個D觸發器陣列、N-2個1級D觸發器陣列，1個流水線D觸發器陣列；N的取值為大于等于4的2的任意冪；

其中，所述相位累加器用于接收N倍頻率控制字；

第一相位加法器至第N-1相位加法器與相位累加器依次串聯；

所述相位累加器和N-1個相位加法器分別連接N個D觸發器陣列中一個對應的D觸發器陣列；

所述流水線D觸發器陣列用于接收頻率控制字；

所述N-2個1級D觸發器陣列與流水線D觸發器陣列依次串聯；

所述流水線D觸發器陣列的輸出與第一相位加法器相連；

所述N-2個1級D觸發器陣列的輸出依次與第二相位加法器相連至第N-1相位加法器對應連接。

按上述方案，所述N等于4。

按上述方案，所述所有D觸發器陣列與時鐘信號連接。

按上述方案，所述相位累加器和N-1個相位加法器與對應的D觸發器陣列的連接方式為：所述相位累加器和N-1個相位加法器的K位輸出分別截取高M位后作為D觸發器陣列的輸入，其中M為小于K的整數，K為頻率控制字的位寬。

按上述方案，所述與相位累加器和N-1個相位加法器對應的D觸發器陣列依次分別為N級D觸發器陣列至1級D觸發器陣列。

按上述方案，所述N級D觸發器陣列與1級D觸發器陣列的結構特征：N級D觸發器陣列由N個1級D觸發器陣列串聯組成，輸入輸出端口對應連接；其中1級D觸發器陣列的結構特征為：它由K個D觸發器并聯組成。

本發明產生的有益效果是：本發明改變了傳統分相存儲相位累加器的設計，能夠有效地降低資源占用率，減少設計占用面積；在設計上避免了對奇數倍頻率控制字的繁瑣處理，解決傳統分相存儲技術消耗硬件資源過大的問題(經驗證，當N＝4時，可以將查找表這樣的組合邏輯資的占用量降低20％)，達到降低生產成本的效果。

附圖說明

下面將結合附圖及實施例對本發明作進一步說明，附圖中：

圖1是本發明實施例的串聯多相相位累加器結構示意圖；

圖2是圖1中相位累加器的結構示意圖；

圖3是圖1中相位加法器的結構示意圖；

圖4是圖1中流水線D觸發器陣列的結構示意圖；

圖5是圖1中1級D觸發器陣列的結構示意圖；

圖6是圖1中2級D觸發器陣列的結構示意圖。

具體實施方式

為了使本發明的目的、技術方案及優點更加清楚明白，以下結合實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本發明，并不用于限定本發明。