[發明專利]一種存儲系統糾刪碼編碼、解碼電路及編解碼電路

在審

• 申請號: 201410769151.3
• 申請日: 2014-12-12
• 公開（公告）號: CN104601179A
• 公開（公告）日: 2015-05-06
• 發明（設計）人: 李超;丁杰;劉建偉;周文
• 申請（專利權）人: 北京麓柏科技有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15;G11C29/42
• 代理公司: 深圳新創友知識產權代理有限公司 44223
• 代理人: 楊洪龍

1.一種存儲系統糾刪碼編碼電路，其特征是，包括三個糾刪碼編碼電路單元，所述糾刪碼編碼電路單元包括用于輸入待編碼數據的輸入端口、以及輸出端口，所述糾刪碼編碼電路用于將輸入的待編碼數據與對應系數用伽羅華域乘法進行相乘，得到伽羅華域乘法輸出，并將多個伽羅華域乘法輸出進行異或，得到校驗數據，任意兩個糾刪碼編碼電路單元的系數之間線性無關。

2.如權利要求1所述的存儲系統糾刪碼編碼電路，其特征是，所述三個糾刪碼編碼電路單元為第一糾刪碼編碼電路單元、第二糾刪碼編碼電路單元和第三糾刪碼編碼電路單元；

所述第一糾刪碼編碼電路單元具有異或邏輯器件，在所述第一糾刪碼編碼電路單元中，所述伽羅華域乘法輸出為輸入的所述待編碼數據；

所述第二糾刪碼編碼電路單元具有異或邏輯器件和伽羅華域乘法器，在所述第二糾刪碼編碼電路單元中，一部分所述伽羅華域乘法輸出由所述伽羅華域乘法器將輸入的對應的待編碼數據與對應的系數進行相乘得到，一部分所述伽羅華域乘法輸出為對應的待編碼數據；

所述第三糾刪碼編碼電路單元具有異或邏輯器件和伽羅華域乘法器，在所述第三糾刪碼編碼電路單元中，一部分所述伽羅華域乘法輸出由所述伽羅華域乘法器將輸入的對應的待編碼數據與對應的系數進行相乘得到，一部分所述伽羅華域乘法輸出為對應的待編碼數據。

3.一種與權利要求1所述的存儲系統糾刪碼編碼電路配合的存儲系統糾刪碼解碼電路，其特征是，包括：第一糾刪碼編碼電路單元、第二糾刪碼編碼電路單元、第三糾刪碼編碼電路單元和兩個譯碼乘法模塊，所述譯碼乘法模塊包括第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端、第六輸入端、第七輸入端、第八輸入端、第九輸入端和輸出端；

所述譯碼乘法模塊用于將第一伽羅華域乘法值、第二伽羅華域乘法值、第三伽羅華域乘法值、第四伽羅華域乘法值、第五伽羅華域乘法值和第六伽羅華域乘法值進行異或；其中，所述第一伽羅華域乘法值為第一輸入端、第五輸入端與第九輸入端的伽羅華域乘法值，第二伽羅華域乘法值為第二輸入端、第六輸入端與第七輸入端的伽羅華域乘法值，第三伽羅華域乘法值為第三輸入端、第四輸入端與第八輸入端的伽羅華域乘法值，第四伽羅華域乘法值為第三輸入端、第五輸入端與第七輸入端的伽羅華域乘法值；第五伽羅華域乘法值為第二輸入端、第四輸入端與第九輸入端的伽羅華域乘法值；第六伽羅華域乘法值為第一輸入端、第六輸入端與第八輸入端的伽羅華域乘法值；

將所述待編碼數據中丟失的數據用零替代，分別輸入所述存儲系統糾刪碼解碼電路的第一糾刪碼編碼電路單元、第二糾刪碼編碼電路單元和第三糾刪碼編碼電路單元，分別得到第一中間數據、第二中間數據和第三中間數據；

將所述第一中間數據、第二中間數據和第三中間數據分別與所述存儲系統糾刪碼編碼電路產生的第一糾刪碼編碼電路單元產生的第一校驗數據、第二糾刪碼編碼電路單元產生的第二校驗數據、第三糾刪碼編碼電路單元產生的第三校驗數據異或，分別得到第一計算數據、第二計算數據和第三計算數據；

第一譯碼乘法模塊的第一輸入端、第二輸入端和第三輸入端分別輸入第一個丟失的數據、第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第一糾刪碼編碼電路單元的系數；所述第一譯碼乘法模塊的第四輸入端、第五輸入端和第六輸入端分別輸入第一個丟失的數據、第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第二糾刪碼編碼電路單元的系數；所述第一譯碼乘法模塊的第七輸入端、第八輸入端和第九輸入端分別輸入第一個丟失的數據、第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第三糾刪碼編碼電路單元的系數；

第二譯碼乘法模塊的第二輸入端和第三輸入端分別輸入第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第一糾刪碼編碼電路單元的系數；所述第二譯碼乘法模塊的第五輸入端和第六輸入端分別輸入第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第二糾刪碼編碼電路單元的系數；所述第二譯碼乘法模塊的第八輸入端和第九輸入端分別輸入第二個丟失的數據和第三個丟失的數據在所述待編碼數據中的位置對應的第三糾刪碼編碼電路單元的系數；第二譯碼乘法模塊的第一輸入端、第四輸入端和第七輸入端分別輸入所述第一計算數據、第二計算數據和第三計算數據。