[發明專利]用于堆疊的CMOS器件的連接技術

有效

• 申請號: 201410765376.1
• 申請日: 2014-12-11
• 公開（公告）號: CN104716087B
• 公開（公告）日: 2019-01-18
• 發明（設計）人: 曾祥仁;陳威宇;江庭瑋;田麗鈞
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

1.一種半導體集成電路(IC)，包括：

第一器件層，具有位于第一襯底內的第一層間水平互連結構，其中所述第一器件層的器件位于所述第一襯底上，以及

第二器件層，通過所述第一層間水平互連結構電連接至所述第一器件層的器件，

其中，所述第一層間水平互連結構包括具有不同圖案的第一導電層和第二導電層。

2.根據權利要求1所述的半導體集成電路，其中，所述第一層間水平互連結構包括：

設置在所述第一襯底中并且電連接至所述第二器件層的器件的第一垂直連接元件，以及

設置在所述第一襯底中、所述第一垂直連接元件之上的第一水平層，

其中，所述第一水平層通過所述第一垂直連接元件電連接至所述第二器件層的器件。

3.根據權利要求2所述的半導體集成電路，其中，所述第二器件層還包括布置在所述第二器件層的器件上方的電互連結構，所述電互連結構具有與所述第一垂直連接元件連接的上表面。

4.根據權利要求1所述的半導體集成電路，其中，所述第一層間水平互連結構包括：

設置在所述第一襯底中并且電連接至所述第二器件層的器件的第一垂直連接元件，

設置在所述第一襯底中、所述第一垂直連接元件之上的第一水平層，以及

設置在第一襯底中、所述第一水平層之上并且通過所述第一垂直連接元件和所述第一水平層電連接至所述第一器件的第二水平層。

5.根據權利要求4所述的半導體集成電路，還包括：設置在所述第一襯底中并且將所述第一水平層電連接至所述第二水平層的第二垂直連接元件。

6.根據權利要求1所述的半導體集成電路，其中，所述第一層間水平互連結構還包括：位于所述第一襯底中并且與所述第二導電層平行或者垂直布置的第三導電層。

7.根據權利要求1所述的半導體集成電路，還包括通過第二層間水平互連結構與所述第一器件層電連接的第三器件層。

8.根據權利要求1所述的半導體集成電路，所述第一器件層在兩側上都具有器件。

9.一種集成電路，包括：

第一襯底，包括多個第一器件，以及

第一水平互連結構，設置在所述第一襯底中，

其中，所述第一水平互連結構包括從所述第一襯底之上觀察時具有不同圖案的第一導電層和第二導電層；

第二襯底，所述第二襯底包括多個第二器件，所述第一水平互連結構將一個或者多個第一器件電連接至一個或者多個第二器件。

10.根據權利要求9所述的集成電路，還包括所述第一襯底和所述第二襯底彼此電連接，因此所述第二襯底位于所述第一襯底下方。

11.根據權利要求10所述的集成電路，其中，將所述第一襯底沉積、噴涂、淋涂、旋涂或者接合至所述第二襯底。

12.根據權利要求11所述的集成電路，還包括：

第三襯底，包括堆疊至所述第一襯底上的多個第三器件，以及

第二水平連接結構，位于所述第三襯底內。

13.根據權利要求9所述的集成電路，其中，所述第二襯底位于所述第一襯底下方，其中，所述第一襯底的第一面面向所述第二襯底的第二面。

14.根據權利要求9所述的集成電路，其中，所述第一水平互連結構是銅、銀、鎢或者鋁。

15.根據權利要求9所述的集成電路，其中，所述第一水平互連結構包括：Ta、Ti、TaN、TiW、TiWN或者TiN阻擋層；以及圍繞所述阻擋層的介電層。