[發明專利]突發長度控制電路

有效

• 申請號: 201410754297.0
• 申請日: 2014-12-10
• 公開（公告）號: CN104810043B
• 公開（公告）日: 2018-10-12
• 發明（設計）人: 張南圭
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/22
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;毋二省

一種突發長度控制電路，包括：突發長度輸入電路，輸出模式寄存器突發長度信號和突發長度即時信號；突發長度發生器電路，輸出突發長度信號；突發長度調節器，將所述突發長度信號延遲寫入延時時間以產生寫入突發長度控制信號。選擇電路，通過根據寫入讀取命令信號和自突發長度輸入電路接收的即時信號選擇所述突發長度信號和所述寫入突發長度控制信號的任何一個且輸出突發長度控制信號。突發停止計數器，根據內部寫入命令信號和內部讀取命令信號對所述突發長度控制信號計數，且輸出與選中的突發長度相對應的突發停止信號。

相關申請的交叉引用

本申請要求2014年1月27日向韓國知識產權局提交的申請號為10-2014-0009417的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本公開的實施例涉及突發長度控制電路和包括所述突發長度控制電路的半導體器件，且更具體地涉及能夠在低功率半導體存儲器件中控制突發長度的技術。

背景技術

已經開發了集成度和操作速度增大的半導體存儲器件。為了增大操作速度，已經公開了能夠與外部時鐘同步操作的同步存儲器件。

首先開發的是單數據率(SDR)同步存儲器件，其中，同步于外部時鐘的上升沿，在外部時鐘的一個周期期間經由一個數據引腳輸入或輸出一個比特位的數據。

然而，SDR同步存儲器件對于配置成執行高速操作的系統來說速度不夠。因此，雙數據率(DDR)同步存儲器件已被引入，DDR同步存儲器件被配置成在一個時鐘周期期間傳送兩個比特位的數據。

在DDR同步存儲器件中，第一比特位和第二比特位的數據經由每個數據輸入/輸出(I/O)引腳連續輸入或輸出，第一比特位和第二比特位分別與提供的外部時鐘的上升沿和下降沿同步。因此，由于可以實現比傳統SDR同步存儲器件寬至少兩倍的帶寬而不用增大外部時鐘的頻率，所以可以相應地實現高速操作。

DDR同步存儲器件采用每次內部處理多個比特位的多比特位預取方案。多比特位預取方案指如下這種方案：順序輸入的數據同步于數據選通信號而并行布置、且然后并行的多比特位數據通過同步于外部時鐘信號而輸入的寫入命令被儲存在存儲器單元陣列中。

DDR同步存儲器件可以包括能夠在不同存儲體組中支持兩個并發操作(concurrent operations)的附加模式(plus mode)。如果DDR同步存儲器件進入附加模式，則當考慮DDR3時，在附加模式期間可以啟動使用兩個時鐘周期的寫入/讀取操作，相比之下在正常(非附加)模式期間相似操作使用四個時鐘周期。

附加模式可以用于即時模式(on-the-fly mode)中。即時模式是根據寫入命令或讀取命令的地址中的比特位來判定使用第一突發長度(例如BL4)還是使用第二突發長度(例如BL8)的模式。

如在JEDEC DDR3標準中規定的，為了在第一突發長度BL4或即時模式操作中利用存儲體中的全部單元，存儲體通常被劃分成兩個存儲體組(例如，第一存儲體組和第二存儲體組)且執行用于選擇在第一存儲體組還是第二存儲體組中寫入數據的操作。

當存儲器件在正常即時模式中操作時，執行使用四個時鐘周期的操作，以及在四個時鐘周期期間執行地址變更。當在附加即時模式中操作時，由于需要單時鐘周期中的操作，所以可以執行與即時操作相關的地址切換。

在低功率DDR3(LPDDR3)下的傳統產品可以采用突發長度突變方案，其中，通過突發停止終止(BST)命令將突發長度BLx2模式修改成具有突發長度BLx1模式的時序。

然而，在突發停止終止(BST)方案中，可以對接收的命令信號計數，這可能不方便。例如，為了在突發長度BL32模式中實現突發長度BL16，會對突發停止終止命令計數。