[發明專利]信號傳輸的控制方法和裝置、以及信號鎖存裝置

有效

• 申請號: 201410745293.6
• 申請日: 2014-12-08
• 公開（公告）號: CN105740177B
• 公開（公告）日: 2019-05-21
• 發明（設計）人: 楊秀麗;萬和舟;布明恩;黃慕真;吳經緯
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明公開了一種信號傳輸的控制方法和裝置、以及信號鎖存裝置，其中，該方法包括：將第一信號輸入至第一鎖存器；在第一鎖存器對第一信號進行鎖存期間，將第二信號輸入至第一鎖存器的輸入端。本發明通過控制信號輸入到鎖存器的時間，減少鎖存器在鎖存多路信號的過程中等待信號輸入的時間，從而改善了信號處理的速度，提高了處理效率。

技術領域

本發明涉及電子設計領域，并且特別地，設計一種信號傳輸的控制方法和裝置、以及信號鎖存裝置。

背景技術

目前，UHD DPSRAM采用了6T bit-cell的設計方案。相比于傳統的DPSRAM，由于UHDDPSRAM在器件面積方面具有優勢，而且沒有A/B端口之間的干擾問題，因此被更加廣泛地采用。

圖1a示出了將A/B端口信號輸出至端口多路復用器和鎖相器的示意圖。如圖1a所示，A路端口信號被輸入至端口多路復用器，之后被依次輸入至鎖相器Latch-2和解碼器。B路端口信號被輸入至鎖相器latch-1，之后經由端口多路復用器被依次輸入至鎖相器Latch-2和解碼器。

圖1b中示出了圖1a中的時鐘信號CKTA、PSEL、CKTB、CKP、ABX、以及其他可能使用的時鐘信號的波形。通過圖1b中的箭頭以及其中的信號波形可以看出，B路端口信號在A路端口信號被latch-2鎖存之后才通過端口多路復用器(port multiplexer)，從而導致在信號處理過程中出現較大的門延遲(gate delay)，例如，圖1b示出了9G和11G的門延遲。這類延遲不僅僅存在于UHD DPSRAM，更廣泛存在于各種電路中。

可以看出，在傳統的信號處理方案中，由于不同的信號經過端口多路復用器的時間是沒有重疊的，所以導致信號處理的速度受到限制，降低了時間效率。

針對相關技術中信號處理速度慢、效率低的問題，目前尚未提出有效的解決方案。

發明內容

針對相關技術中信號處理速度慢、效率低的問題，本發明提出一種信號傳輸的控制方法和裝置、以及信號鎖存裝置，能夠改善信號鎖存處理的速度，提高效率。

本發明的技術方案是這樣實現的：

根據本發明的一個方面，提供了一種信號傳輸的控制方法。

該方法包括：將第一信號輸入至第一鎖存器；在第一鎖存器對第一信號進行鎖存期間，將第二信號輸入至第一鎖存器的輸入端。

該方法進一步包括：在第一鎖存器對第一信號鎖存后，將輸入端存儲的第二信號輸入至第一鎖存器中。

并且，第一鎖存器在一個時鐘周期內對第一信號和第二信號進行鎖存，其中，該時鐘周期為外部時鐘周期。

并且，該方法還可以進一步包括：

第一鎖存器將鎖存后的第一信號和鎖存后的第二信號輸出至解碼器。

此外，該方法可以進一步包括：預先將第一信號輸入至端口多路復用器，并且將第二信號輸入至第二鎖存器；并且，輸入至第一鎖存器的第一信號來自端口多路復用器，輸入至輸入端的第二信號由所述第二鎖存器經由所述端口多路復用器輸入。

此外，上述第一信號為來自第一端口的信號，第二信號為來自第二端口的信號，并且，該方法可以進一步包括：將第二信號輸入至第一鎖存器，并由第一鎖存器對第二信號進行鎖存；在第一鎖存器對第二信號進行鎖存期間，將來自第一端口的下一個第一信號輸入至第一鎖存器的輸入端。

并且，該方法可以進一步包括：

在第一鎖存器對第一信號進行鎖存期間，將第三信號輸入至第三鎖存器的輸入端。

此時，該方法可以進一步包括：在第一鎖存器對第一信號進行鎖存并輸出之后，選擇第二信號和第三信號中的一個信號輸入至第一鎖存器。