[發明專利]半導體結構的形成方法有效
| 申請號: | 201410736243.1 | 申請日: | 2014-12-04 |
| 公開(公告)號: | CN105719956B | 公開(公告)日: | 2019-05-28 |
| 發明(設計)人: | 張海洋;張城龍 | 申請(專利權)人: | 中芯國際集成電路制造(上海)有限公司 |
| 主分類號: | H01L21/033 | 分類號: | H01L21/033;H01L21/3105 |
| 代理公司: | 北京集佳知識產權代理有限公司 11227 | 代理人: | 應戰;駱蘇華 |
| 地址: | 201203 *** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 結構 形成 方法 | ||
1.一種半導體結構的形成方法,其特征在于,包括:
提供基底;
在所述基底與初始掩膜層之間形成有金屬掩膜層;
在所述基底上形成初始掩膜層;
增大后續的干法刻蝕工藝對掩膜層的刻蝕速率,使得后續刻蝕去除相同厚度的掩膜層時所需的第一圖形層的厚度變薄,其中,通過對所述初始掩膜層進行摻雜處理來增大后續的干法刻蝕工藝對掩膜層的刻蝕速率,將初始掩膜層轉化為摻雜掩膜層,后續的干法刻蝕工藝對摻雜掩膜層的刻蝕速率大于對初始掩膜層的刻蝕速率,當所述初始掩膜層的材料為氧化硅時,所述摻雜處理的摻雜離子為硅;
在進行所述摻雜處理之后,對所述摻雜掩膜層進行退火處理,所述退火處理為微波退火,退火溫度為300攝氏度至550攝氏度,以進一步提高干法刻蝕工藝對摻雜掩膜層的刻蝕速率;
在所述摻雜掩膜層表面形成具有第一開口的第一圖形層,第一圖形層中不含有機分布層且厚度變薄;
以所述第一圖形層為掩膜,采用干法刻蝕工藝沿第一開口刻蝕所述摻雜掩膜層,形成貫穿摻雜掩膜層的第二開口;
去除所述第一圖形層。
2.根據權利要求1所述的半導體結構的形成方法,其特征在于,在進行所述摻雜處理之后,所述干法刻蝕工藝對摻雜掩膜層與第一圖形層之間的刻蝕選擇比為1至5。
3.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述摻雜處理的摻雜離子為硅、硼或磷。
4.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述初始掩膜層中具有硅原子以及氧原子。
5.根據權利要求4所述的半導體結構的形成方法,其特征在于,所述初始掩膜層中還具有碳原子或氫原子中的一種或兩種。
6.根據權利要求1所述的半導體結構的形成方法,其特征在于,所述初始掩膜層的材料為TiN、TaN或WN。
7.根據權利要求3所述的半導體結構的形成方法,其特征在于,進行所述摻雜處理的方法為:在形成所述初始掩膜層的工藝過程中,進行原位摻雜。
8.根據權利要求7所述的半導體結構的形成方法,其特征在于,采用化學氣相沉積、物理氣相沉積、原子層沉積或旋涂工藝形成所述初始掩膜層。
9.根據權利要求3所述的半導體結構的形成方法,其特征在于,進行所述摻雜處理的方法為:在形成所述初始掩膜層之后,對所述初始掩膜層進行離子注入。
10.根據權利要求9所述的半導體結構的形成方法,其特征在于,所述摻雜處理的摻雜離子為硅時,所述離子注入的工藝參數為:硅離子濃度為1E19atom/cm3至5E19atom/cm3,離子注入能量為0.1kev至10kev。
11.根據權利要求1所述的半導體結構的形成方法,其特征在于,金屬掩膜層的材料為Ta、Ti、TiN、TaN或WN。
12.根據權利要求11所述的半導體結構的形成方法,其特征在于,還包括步驟:以具有第二開口的摻雜掩膜層為掩膜,刻蝕所述金屬掩膜層直至暴露出基底表面。
13.根據權利要求11所述的半導體結構的形成方法,其特征在于,在去除所述第一圖形層之后,還包括步驟:在所述摻雜掩膜層表面以及第二開口內形成具有第三開口的第二圖形層,且所述第三開口與第二開口位置相互獨立;以所述第二圖形層為掩膜,沿第三開口刻蝕所述摻雜掩膜層,形成貫穿摻雜掩膜層的第四開口;去除所述第二圖形層。
14.根據權利要求13所述的半導體結構的形成方法,其特征在于,在去除所述第二圖形層之后,還包括步驟:以具有第二開口以及第四開口的摻雜掩膜層,刻蝕所述金屬掩膜層直至暴露出基底表面。
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H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
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