[發明專利]半導體器件的形成方法

有效

• 申請號: 201410736211.1
• 申請日: 2014-12-04
• 公開（公告）號: CN105719971B
• 公開（公告）日: 2019-05-28
• 發明（設計）人: 禹國賓
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 應戰;駱蘇華

一種半導體器件的形成方法，包括：提供具有隔離結構的襯底；在相鄰隔離結構之間的部分襯底表面形成柵極結構；在柵極結構兩側的襯底內形成暴露出隔離結構側壁的凹槽；對所述暴露出的隔離結構側壁進行氮化處理，在隔離結構側壁表面形成抗腐蝕層；在形成抗腐蝕層之后，對凹槽的底部和側壁表面進行清洗處理；形成填充滿所述凹槽的應力層。本發明能夠防止清洗處理對隔離結構造成刻蝕，使得隔離結構保持有良好的形貌，為形成應力層提供良好的界面性能，并且，使得隔離結構保持有良好的電隔離性能，優化形成的半導體器件的電學性能。

技術領域

本發明涉及半導體制造領域技術，特別涉及一種半導體器件的形成方法。

背景技術

隨著半導體技術的不斷發展，載流子遷移率增強技術獲得了廣泛的研究和應用，提高溝道區的載流子遷移率能夠增大MOS器件的驅動電流，提高器件的性能。

現有半導體器件制作工藝中，由于應力可以改變硅材料的能隙和載流子遷移率，因此通過應力來提高半導體器件的性能成為越來越常用的手段。具體地，通過適當控制應力，可以提高載流子(NMOS器件中的電子，PMOS器件中的空穴)遷移率，進而提高驅動電流，以此極大地提高半導體器件的性能。

目前，采用嵌入式鍺硅(Embedded SiGe)或/和嵌入式碳硅(Embedded SiC)技術，即在需要形成PMOS區域的源區和漏區的區域先形成鍺硅材料，然后再進行摻雜形成PMOS器件的源區和漏區，在NMOS區域的源區和漏區的區域先形成碳硅材料，然后再進行摻雜形成NMOS器件的源區和漏區；形成所述鍺硅材料是為了引入硅和鍺硅(SiGe)之間晶格失配形成的壓應力，以提高PMOS器件的性能。形成所述碳硅材料是為了引入硅和碳硅(SiC)之間晶格失配形成的拉應力，以提高NMOS器件的性能。

但是在實際應用中發現，半導體器件的電學性能仍然有待提高。

發明內容

本發明解決的問題是提供一種半導體器件的形成方法，凹槽暴露出隔離結構的側壁表面，在所述暴露出的側壁表面形成抗腐蝕層，防止清洗處理對所述暴露出的隔離結構側壁造成刻蝕，使得隔離結構保持有良好的性能。

為解決上述問題，本發明提供一種半導體器件的形成方法，包括：提供具有隔離結構的襯底；在所述相鄰隔離結構之間的部分襯底表面形成柵極結構；在所述柵極結構兩側的襯底內形成凹槽，且所述凹槽暴露出隔離結構的側壁；對所述暴露出的隔離結構側壁進行氮化處理，在所述隔離結構側壁表面形成抗腐蝕層；在形成所述抗腐蝕層之后，對所述凹槽的底部和側壁表面進行清洗處理；形成填充滿所述凹槽的應力層。

可選的，所述抗腐蝕層還位于隔離結構的頂部表面。

可選的，所述隔離結構的填充材料為氧化硅或氮氧化硅。

可選的，所述凹槽暴露出的隔離結構側壁的材料為氧化硅；所述抗腐蝕層的材料為含氮氧化硅。

可選的，所述抗腐蝕層中，氮原子濃度為5E12atom/cm³至1E16atom/cm³。

可選的，采用等離子體氮摻雜法或快速熱氮化法進行所述氮化處理。

可選的，采用快速熱氮化法進行氮化處理時，氮化處理的工藝參數為：反應氣體包括NH₃、NO或N₂O，溫度為600攝氏度至1100攝氏度，時間為5秒至180秒，腔室壓強為0.5托至760托。

可選的，所述等離子體氮摻雜法為去耦合等離子體氮摻雜法。

可選的，采用去耦合等離子體氮摻雜法進行氮化處理時，氮化處理的工藝參數為：反應氣體包括N₂、NH₃、NO或N₂O，溫度為0攝氏度至800攝氏度，腔室壓強為5毫托至50托，功率為400瓦至4000瓦。