[發明專利]半導體器件

有效

• 申請號: 201410730162.0
• 申請日: 2014-12-04
• 公開（公告）號: CN104916308B
• 公開（公告）日: 2019-02-01
• 發明（設計）人: 趙龍德
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C11/4063
• 分類號: G11C11/4063
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 俞波;許偉群

一種半導體器件可以包括：寫入控制塊，其配置成產生用于控制寫入操作的多個寫入使能信號；以及寫入延遲塊，其配置成向經由寫入全局輸入/輸出線傳送的多個寫入數據施加延遲時間。半導體器件還可以包括多個存儲體，其配置成響應于多個寫入使能信號而操作且接收多個寫入數據，其中，所述多個寫入數據根據所述多個存儲體的物理位置而具有不同的延遲時間。

相關申請的交叉引用

本申請要求2014年3月14日向韓國知識產權局提交的申請號為10-2014-0030354的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

各種實施例大體涉及半導體器件，且更具體地涉及改善輸入/輸出線的定時偏移的技術。

背景技術

半導體存儲器件正朝增加集成度和提高半導體存儲器件的操作速度的方面發展。為了提高半導體存儲器件的操作速度，已經開發了同步存儲器件。這種同步存儲器件能夠與從存儲器芯片外部接收的時鐘信號同步操作。

例如，可以借以在單時鐘周期期間經由單數據引腳輸入和輸出數據來實現SDR(單數據率)同步存儲器件。在SDR同步存儲器件中，數據的輸入和輸出與時鐘信號的上升沿同步。

然而，SDR同步存儲器件難以與需要高速操作的系統一起工作。因此，可以借以數據與時鐘信號的上升沿和下降沿同步地經由每個數據輸入/輸出引腳連續輸入和輸出來實現DDR(雙倍數據率)同步存儲器件。

照此，可以在不增加時鐘信號的頻率的情況下實現比傳統SDR同步存儲器件寬至少兩倍的帶寬，因而，高速操作可以得以實現。

DDR同步存儲器件采用每次內部處理多個比特的多比特預取機制。多比特預取機制指的是與數據選通信號同步地將順序輸入的數據并行布置的機制。然后，以這種方式布置的多比特數據每次通過與外部時鐘信號同步地輸入的寫入命令儲存在存儲器單元陣列中。

發明內容

在一個實施例中，一種半導體器件可以包括：寫入控制塊，其配置成產生用于控制寫入操作的多個寫入使能信號；以及寫入延遲塊，其配置成向經由寫入全局輸入/輸出線傳送的多個寫入數據施加延遲時間。半導體器件還可以包括多個存儲體，其配置成響應于所述多個寫入使能信號而操作且接收所述多個寫入數據，其中，所述多個寫入數據根據所述多個存儲體的物理位置而具有不同的延遲時間。

在一個實施例中，一種半導體器件可以包括：多個存儲體，根據存儲體的物理位置把多個存儲體劃分為第一組存儲體和第二組存儲體，且多個存儲體被配置成產生用于控制讀取選通操作的多個讀取控制信號；以及讀取延遲塊，其配置成針對相應存儲體向從所述多個存儲體讀取的多個讀取數據施加延遲時間，并且將所述讀取數據輸出至讀取全局輸入/輸出線。半導體器件還可以包括：讀取信號組合塊，其配置成對所述第一組存儲體和所述第二組存儲體的多個讀取控制信號進行組合；以及組合塊，其配置成對所述讀取信號組合塊的輸出進行組合，并且輸出組合信號。

在一個實施例中，一種半導體器件可以包括：多個存儲體，根據存儲體的物理位置把多個存儲體劃分為第一組存儲體和第二組存儲體，所述多個存儲體被配置成被輸入經由寫入全局輸入/輸出線施加的多個寫入數據，且所述存儲體被配置成產生用于控制讀取選通操作的多個讀取控制信號；以及寫入電路，其配置成產生用于控制寫入操作的多個寫入使能信號，向傳送至所述寫入全局輸入/輸出線的所述多個寫入數據施加不同的控制延遲時間，以及將所述寫入數據輸出至所述多個存儲體。半導體器件還可以包括讀取電路，其配置成針對相應存儲體向從所述多個存儲體讀取的多個讀取數據施加不同的控制延遲時間，將所述讀取數據輸出至讀取全局輸入/輸出線，以及劃分和組合通過所述第一組存儲體和所述第二組存儲體的所述多個讀取控制信號。

寫入控制塊設置在寫入全局輸入/輸出線的中心區域中，使得第一組存儲體和第二組存儲體在布局上區分開。

組合塊設置在第一組存儲體和第二組存儲體之間的布局的中心區域中。