[發明專利]一種DDS上變頻后驅動鎖相環的頻率綜合器

在審

• 申請號: 201410717244.1
• 申請日: 2014-12-02
• 公開（公告）號: CN104393871A
• 公開（公告）日: 2015-03-04
• 發明（設計）人: 杜勇;李光燦;張貴榕;賴寒昱;劉國鵬;劉興
• 申請（專利權）人: 貴州航天計量測試技術研究所
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 貴陽中新專利商標事務所 52100
• 代理人: 商小川

技術領域

本發明屬于頻率綜合器技術，尤其涉及一種DDS上變頻后驅動鎖相環的頻率綜合器。

背景技術

DDS驅動鎖相環技術是實現小步進頻率源的一種有效方式。然而由于DDS相位截斷誤差存在的固有雜散，該雜散在經過鎖相環倍頻后會惡化，另外DDS輸出信號的相位噪聲一般比低相噪晶振的差。受到以上兩種因素的限制，直接將DDS驅動鎖相環或者將DDS上變頻再分頻后驅動鎖相環的方法一般難以同時獲得較高相位噪聲和良好的雜散抑制。要同時實現小步進、低雜散、低相噪的水平，現有頻率綜合器的設計方法一般較為復雜，存在結構尺寸大，功耗高等問題。

發明內容

本發明要解決的技術問題：提供一種DDS上變頻后驅動鎖相環的頻率綜合器，以解決現有技術采用DDS直接驅動鎖相環或將DDS上變頻再分頻后驅動鎖相環存在的高雜散、高相位噪聲、結構尺寸和功耗高超標等問題。

本發明技術方案：

一種DDS上變頻后驅動鎖相環的頻率綜合器，它包括高穩晶振、DDS電路和鎖相環電路，高穩晶振輸出端與第一3dB功分器輸入端連接，第一3dB功分器輸出端分別與第一直接倍頻電路和第二直接倍頻電路的輸入端連接，第一直接倍頻電路和FPGA控制電路的輸出端分別與DDS電路輸入端連接，第二直接倍頻電路和DDS電路輸出端分別與混頻濾波電路輸入端連接，混頻濾波電路輸出端與鎖相環電路輸入端連接。

混頻濾波電路包括混頻器和濾波器，混頻器與濾波器導線連接。

鎖相環電路包括鑒相器，鑒相器輸出端與環路濾波器輸入端導線連接，環路濾波器輸出端與VCO輸入端導線連接，VCO輸出端與第二3dB功分器輸入端導線連接，?第二3dB功分器的一個輸出端與分頻器輸入端導線連接，分頻器輸出端與鑒相器輸入端導線連接。

分頻器為8分頻。

高穩晶振（1）為100MHz。

本發明的有益效果：

本發明改變以往將DDS直接驅動鎖相環電路的方案，而是將DDS上變頻到L波段后驅動鎖相環電路；由于DDS上變頻到L波段后，鑒相頻率變得較高，在充分利用高鑒相頻率帶來的低底噪的同時，大大降低了鎖相環的倍頻次數；使得輸出的信號相位噪聲極低，雜散指標得到很大的改善；本發明相對現有技術，結構更為簡潔；在結構尺寸和功耗方面有著突出的優勢；本發明將DDS上變頻后驅動鎖相環電路的方式來實現X波段頻率綜合器，其中DDS參考時鐘以及將DDS上變頻的本振信號均由直接倍頻電路產生，具有優良的相位噪聲特性，將DDS上變頻到高頻鑒相時，不僅鑒相器底噪很低，而且大大降低了輸出X波段微波信號所需的倍頻次數，一方面可以改善頻率綜合器的相位噪聲，另一方面可以降低DDS近端雜散因倍頻引起的惡化，從而實現低相噪和低雜散的指標；該頻率綜合器的頻率分辨率為DDS分辨率的8倍，由于DDS的頻率分辨率為0.23Hz，因此該頻率綜合器的分頻率高達1.84Hz；該頻率綜合器利用簡潔的方案同時實現了小步進、低雜散、低相噪指標，并且可很大程度上降低產品的功耗和體積，解決了現有技術采用DDS直接驅動鎖相環或將DDS上變頻再分頻后驅動鎖相環存在的高雜散、高相位噪聲、結構尺寸和功耗高超標等問題。

附圖說明：

圖1?為本發明的原理結構框圖。

具體實施方式

一種DDS上變頻后驅動鎖相環的頻率綜合器，它包括（見圖1）高穩晶振1、DDS電路5和鎖相環電路7，高穩晶振1輸出端與第一3dB功分器2輸入端連接，第一3dB功分器2的二個輸出端分別與第一直接倍頻電路3和第二直接倍頻電路4的輸入端連接，第一直接倍頻電路3和FPGA控制電路8的輸出端分別與DDS電路5輸入端連接，第二直接倍頻電路4和DDS電路5輸出端分別與混頻濾波電路6輸入端連接，混頻濾波電路6輸出端與鎖相環電路7輸入端連接。

混頻濾波電路6包括混頻器16和濾波器，混頻器與濾波器導線連接。

鎖相環電路7包括鑒相器，鑒相器輸出端與環路濾波器輸入端導線連接，環路濾波器輸出端與VCO輸入端導線連接，VCO輸出端與第二3dB功分器輸入端導線連接，?第二3dB功分器的一個輸出端與分頻器輸入端導線連接，分頻器輸出端與鑒相器輸入端導線連接，由第二3dB功分器的另一個輸出端18輸出信號。

分頻器為8分頻。

高穩晶振1為100MHz。