[發明專利]高速緩存cache存儲器系統及訪問緩存行cache line的方法

在審

• 申請號: 201410705991.3
• 申請日: 2014-11-27
• 公開（公告）號: CN104679669A
• 公開（公告）日: 2015-06-03
• 發明（設計）人: 涂珍喜;夏晶
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 無
• 代理人: 無

技術領域

本發明涉及計算機技術，尤其涉及一種高速緩存cache存儲器系統及在該cache存儲器系統中訪問緩存行cache?line的方法。

背景技術

中央處理器(Central?Process?Unit，CPU)在運算時需要從主存(main?memory)中讀取數據，由于主存的讀寫速度比CPU的操作速度慢得多，使得CPU的處理能力不能充分發揮，為了緩和CPU的操作速度和主存讀寫速度不匹配的矛盾，通常在CPU和主存之間設置高速緩存(cache)存儲器。

cache存儲器與主存之間以緩存行(cache?line)為單位進行數據交換，緩存行也可以稱為緩存塊(cache?block)。當CPU讀取數據或者指令時，將讀取到的數據或指令保存到cache?line中。當CPU第二次需要讀取相同或相近的數據時可以從相應的cache?line獲得數據。由于CPU訪問cache的速度遠超過訪問主存速度，從而大大提升了系統整體性能。

cache存儲器包括標簽隨機接入存儲器(Tag?RAM)和數據隨機接入存儲器(Data?RAM)，其中，Tag?RAM用于存儲cache中cache?line的索引地址(Index?Address)，Data?RAM用于存放cache中cache?line的數據。CPU訪問cache工作流程為先訪問Tag?RAM來判斷cache?line是否在cache中，如果命中則直接去Data?RAM中取數據；如果沒命中，則去主存中取數據。

相干集線器接口(CHI，Coherent?Hub?Interface)是一種總線互連協議，用于連接多個片上系統(System?on?Chip，SoC)，是一種可擴展的網絡結構。CHI協議中將cache?line狀態分為5類，依次為無效(Invalid，I)狀態、獨占(Unique?Clean，UC)狀態、修改獨占(Unique?Dirty，UD)狀態、共享(Shared?Clean，SC)狀態和修改共享(Shared?Dirty，SD)狀態，其中，I狀態用于指示該cache?line中不存在數據；UC狀態用于指示該cache?line只存在于一個緩存cache中且該cache?line包括干凈數據，干凈數據是指該數據從主存中讀出來后沒有被修改，仍然與主存中的數據保持一致；UD狀態用于指示該cache?line只存在于一個?cache中且該cache?line包括臟(dirty)數據，臟數據是指該數據從主存中讀出來后被修改，與主存中的數據不一致；SC狀態用于指示該cache?line存在于多個緩存cache中且該cache?line包括干凈數據；SD狀態用于指示該cache?line存在于多個cache中且該cache?line包括臟數據。

進一步，CHI協議中定義了cache?line處于上述各種狀態時要求方可以對該cache?line所執行的操作，該要求方通常為某一級緩存，以訪問第二級緩存L2cache中cache?line為例，這些操作具體包括：

1)在L2?cache中的cache?line處于I狀態時，無法訪問該L2?cache中該cache?line的數據；

2)在L2?cache中的cache?line處于UC狀態時，如果要求方要求訪問L2?cache中該cache?line的數據，該L2cache可以選擇性返回該cache?line的數據給要求方，即返回或者不返回該cache?line的數據給要求方；

3)在L2?cache中的cache?line處于UD狀態時，如果要求方要求訪問L2?cache中該cache?line的數據，該L2?cache必須返回該cache?line的數據給要求方；

4)處于SC或SD狀態的cache?line的數據不能被修改，除非將處于SC或SD狀態的cache?line轉化成其他狀態，并且根據數據一致性原則，任意一級緩存中處于SC或SD狀態的cache?line的數據都是最新的。