[發明專利]一種面向內存計算的異構混合內存方法和裝置有效
| 申請號： | 201410696883.4 | 申請日： | 2014-11-26 |
| 公開（公告）號： | CN104360963B | 公開（公告）日： | 2017-12-12 |
| 發明（設計）人： | 貢維;林楷智;李鵬翀 | 申請（專利權）人： | 浪潮（北京）電子信息產業有限公司 |
| 主分類號： | G06F13/16 | 分類號： | G06F13/16 |
| 代理公司： | 北京安信方達知識產權代理有限公司11262 | 代理人： | 王丹,李丹 |
| 地址： | 100085 北京市海*** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 面向 內存 計算 混合 方法 裝置 | ||
1.一種面向內存計算的異構混合內存裝置，其組成包括：CPU處理器、DRAM內存條、NVM控制器和NVM內存條，其中DRAM內存條通過DDR總線連接到CPU內存控制器上，NVM控制器上行接口是通過CPU一致性總線連接到CPU，下行接口是通過NVM總線連接到NVM內存條，其特征在于：
一方面CPU通過集成的內存控制器訪問DRAM內存條；
另一方面CPU通過一致性總線(CPU coherence bus)訪問NVM控制器下面的NVM內存條。
2.如權利要求1所述的面向內存計算的異構混合內存裝置，其中容量較小的DRAM作為近端內存使用，而速度較慢、容量較大的NVM作為遠端內存使用。
3.如權利要求2所述的面向內存計算的異構混合內存裝置，其中近端內存和遠端內存兩者統一編址，可以提高CPU的訪問效率。
4.如權利要求2所述的面向內存計算的異構混合內存裝置，其中近端內存就是將DRAM充當NVM非易失存儲器的Cache，用于掩蓋和緩解NVM相對于DRAM較差的延遲性能。
5.如權利要求2所述的面向內存計算的異構混合內存裝置，其中根據數據的訪問頻率將數據存放在不同的地址空間以達到優化內存訪問性能的目的。
6.如權利要求2所述的面向內存計算的異構混合內存裝置，其中通過CPU一致性總線(CPU coherence bus)向NVM控制器發出讀寫請求，NVM控制器根據DRAM Cache是否命中，決定是否返回數據或轉換成為NVM讀寫命令。
7.一種面向內存計算的異構混合內存方法，其組成包括：CPU處理器、DRAM內存條、NVM控制器和NVM內存條，其中DRAM內存條通過DDR總線連接到CPU內存控制器上，NVM控制器上行接口是通過CPU一致性總線連接到CPU，下行接口是通過NVM總線連接到NVM內存條，其特征在于：
一方面CPU通過集成的內存控制器訪問DRAM內存條；
另一方面CPU通過一致性總線(CPU coherence bus)訪問NVM控制器下面的NVM內存條。
8.如權利要求7所述的面向內存計算的異構混合內存方法，其中容量較小的DRAM作為近端內存使用，而速度較慢、容量較大的NVM作為遠端內存使用。
9.如權利要求8所述的面向內存計算的異構混合內存方法，其中近端內存和遠端內存兩者統一編址，可以提高CPU的訪問效率。
10.如權利要求8所述的面向內存計算的異構混合內存方法，其中近端內存就是將DRAM充當NVM非易失存儲器的Cache，用于掩蓋和緩解NVM相對于DRAM較差的延遲性能。
11.如權利要求8所述的面向內存計算的異構混合內存方法，其中根據數據的訪問頻率將數據存放在不同的地址空間以達到優化內存訪問性能的目的。
12.如權利要求8所述的面向內存計算的異構混合內存方法，其中通過CPU一致性總線(CPU coherence bus)向NVM控制器發出讀寫請求，NVM控制器根據DRAM Cache是否命中，決定是否返回數據或轉換成為NVM讀寫命令。
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