[發明專利]一種時鐘樹資源的分配方法和時鐘樹架構

有效

• 申請號: 201410647328.2
• 申請日: 2014-11-14
• 公開（公告）號: CN105653748B
• 公開（公告）日: 2019-03-08
• 發明（設計）人: 孫鐵力;徐靜
• 申請（專利權）人: 京微雅格（北京）科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京億騰知識產權代理事務所 11309
• 代理人: 陳霽

本發明涉及一種時鐘樹資源的分配方法和時鐘樹架構，所述分配方法包括：基于用戶設計，根據FPGA中各個時鐘線網分布的時鐘域數量和/或驅動的寄存器數量，確定所述各個時鐘線網的復雜度；將N棵時鐘樹的資源分別分配給復雜度最高的前N個的時鐘線網使用；其中，N為自然數；每棵所述時鐘樹與全部時鐘域相連；確定所述每棵時鐘樹剩余的未被使用的資源；利用跨時鐘域的多路選擇器整合所述未被使用的資源，分配給所述各個時鐘線網中除所述復雜度最高的前N個的時鐘線網之外的其它時鐘線網使用。

技術領域

本發明涉及集成電路技術領域，尤其涉及一種時鐘樹資源的分配方法和時鐘樹架構。

背景技術

數字電路中,時鐘是整個電路最重要、最特殊的信號。第一,系統內大部分器件的動作都是在時鐘的跳變沿上進行,這就要求時鐘信號時延差要非常小,否則就可能造成時序邏輯狀態出錯。第二,時鐘信號通常是系統中頻率最高的信號。第三,時鐘信號通常是負載最重的信號,所以要合理分配負載。出于這樣的考慮在現場可編程門陣列(Field-Programmable Gate Array，FPGA)這類可編程器件內部一般都設有數量不等的專門用于系統時鐘驅動的全局時鐘網絡。

對于FPGA來說，要盡可能避免異步設計，盡可能采用同步設計。而同步設計的第一個關鍵，就是時鐘樹。時鐘樹，是個由許多緩沖單元(buffer cell)平衡搭建的網狀結構，它有一個源點，一般是時鐘輸入端(clock input port)，也有可能是設計內部某一個單元輸出腳(cell output pin)，然后就是由一級一級的緩沖單元搭建而成，目的是使所用終點的時鐘偏移(clock skew)等滿足設計要求。

clock skew實際上指的是時鐘驅動不同的寄存器時,由于寄存器之間可能會隔得比較遠,所以時鐘到達不同的寄存器的時間可能會不一樣,這個時間差稱為clock skew。這種clock skew可以通過時鐘樹來解決,也就是使時鐘布線形成一種樹狀結構,使得時鐘到每一個寄存器的距離是一樣的。通常FPGA芯片都布有這樣的時鐘樹結構。

因為FPGA是由許多的邏輯單元構成的，邏輯單元包括門、查找表、和觸發器，在出廠之前，FPGA內部元件之間的連線已經完全固定，也就是說時鐘樹結構已經被預先布好了。所以采用何種方法建立時鐘樹架構，以及所建立的時鐘樹的結構，對FPGA的性能有著很大影響。

發明內容

本發明實施例提供了一種時鐘樹資源的分配方法和時鐘樹架構，所述分配方法能夠對時鐘布線進行優化，節約時鐘布線資源，提高時鐘樹的布通率，并有效控制保持時間違例(hold time violation)。

第一方面，本發明實施例提供了一種時鐘樹資源的分配方法，包括：

根據FPGA中各個時鐘線網分布的時鐘域數量和/或驅動的寄存器數量，確定所述各個時鐘線網的復雜度；

基于用戶設計，將N棵時鐘樹的資源分別分配給復雜度最高的前N個的時鐘線網使用；其中，N為自然數；每棵所述時鐘樹與全部時鐘域相連；

確定所述每棵時鐘樹剩余的未被使用的資源；

利用跨時鐘域的多路選擇器整合所述未被使用的資源，分配給所述各個時鐘線網中除所述復雜度最高的前N個的時鐘線網之外的其它時鐘線網使用。

優選的，所述整合包括：將一棵時鐘樹連接的未被使用的時鐘域通過至少一級跨時鐘域的多路選擇器接入所述其他時鐘線網。

進一步優選的，所述整合還包括：

基于用戶設計，將通用輸入/輸出I/O管腳輸入的多個時鐘信號通過至少一級跨時鐘域的多路選擇器接入所述其他時鐘線網。

進一步優選的，當將通用I/O管腳輸入的兩個或以上的時鐘信號接入所述其他時鐘線網時，使用至少兩級跨時鐘域的多路選擇器實現。