[發(fā)明專利]ROM工藝映射的處理方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201410645000.7
• 申請(qǐng)日: 2014-11-07
• 公開（公告）號(hào): CN104361171B
• 公開（公告）日: 2018-06-19
• 發(fā)明（設(shè)計(jì)）人: 李艷;張東曉;于芳
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京漢昊知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11370
• 代理人: 朱海波

本發(fā)明提供了一種ROM工藝映射的處理方法，包括：從以硬件描述語言為格式的源描述中識(shí)別出ROM的基本結(jié)構(gòu)；根據(jù)識(shí)別出的ROM的基本結(jié)構(gòu)，構(gòu)建ROM的控制數(shù)據(jù)流圖節(jié)點(diǎn)；根據(jù)構(gòu)建的ROM的控制數(shù)據(jù)流圖節(jié)點(diǎn)，將所述ROM映射到映射庫(kù)中的目標(biāo)ROM單元。本發(fā)明通過ROM識(shí)別和映射，實(shí)現(xiàn)了FPGA RTL綜合中行為級(jí)ROM描述到ROM目標(biāo)工藝庫(kù)的映射，使得處理后的ROM在FPGA的ROM宏單元上實(shí)現(xiàn)，達(dá)到和Synplify綜合工具相同的效果。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，尤其涉及一種對(duì)FPGA RTL綜合中ROM工藝映射的處理方法。

背景技術(shù)

FPGA(Field－Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。當(dāng)前FPGA(Field Programmable Gate Arrays)的EDA發(fā)展技術(shù)主要掌控在幾大FPGA和EDA廠商，如Xilinx，Altera，Synopsis等，國(guó)內(nèi)的技術(shù)發(fā)展還處在緊隨其后和模仿的階段。其中RTL(Register-Transfer-Level)綜合是FPGA EDA工具中的重要一環(huán)。

FPGA的RTL綜合工具包含對(duì)基本單元和宏單元兩類結(jié)構(gòu)的綜合，其中宏單元包括RAM(Random-Access-Memory)存儲(chǔ)器，ROM(Read-Only-Memory)存儲(chǔ)器，DSP(Digital-Signal-Processor)，MCU(Micro-Control-Unit)等。宏單元綜合主要分為兩個(gè)部分：識(shí)別和映射，識(shí)別是從源文件中識(shí)別出宏單元結(jié)構(gòu)，該宏單元結(jié)構(gòu)映射到目標(biāo)FPGA的宏單元結(jié)構(gòu)上。

在已公開的相關(guān)技術(shù)中，關(guān)于RTL級(jí)存儲(chǔ)器的研究主要分為三個(gè)分支：第一個(gè)分支主要研究存儲(chǔ)器的高級(jí)綜合，著眼于高級(jí)綜合中的多層次存儲(chǔ)器架構(gòu)生成，主要面向ASIC，探討生成何種RAM描述而不涉及具體實(shí)現(xiàn)；第二個(gè)分支主要研究RTL級(jí)存儲(chǔ)器翻譯轉(zhuǎn)化成邏輯存儲(chǔ)器；第三個(gè)分支主要研究邏輯存儲(chǔ)器映射到基于目標(biāo)工藝庫(kù)的存儲(chǔ)器，即存儲(chǔ)器的工藝映射。這些研究都是針對(duì)RAM存儲(chǔ)器的成果，目前還沒有關(guān)于ROM類型存儲(chǔ)器研究的公開發(fā)表。

針對(duì)FPGA片上ROM的綜合已經(jīng)廣泛集成于FPGA RTL綜合工具中，如Synopsis的Synplify和Xilinx的XST等，但相關(guān)文檔只有用戶級(jí)的使用手冊(cè)，側(cè)重介紹ROM不同的RTL級(jí)描述與目標(biāo)FPGA中ROM類型的映射關(guān)系，具體綜合的技術(shù)實(shí)現(xiàn)細(xì)節(jié)不公開。而在實(shí)際應(yīng)用中并沒有公開的技術(shù)來解決次問題。

因此，希望提出一種對(duì)FPGA RTL綜合中ROM工藝映射的處理方法。

發(fā)明內(nèi)容

本發(fā)明提供了一種對(duì)FPGA RTL綜合中ROM工藝映射的處理方法。

根據(jù)本發(fā)明的一個(gè)實(shí)施例，提供了一種ROM工藝映射的處理方法，包括：

a)從以硬件描述語言為格式的源描述中識(shí)別出ROM的基本結(jié)構(gòu)，所述基本結(jié)構(gòu)包括if else結(jié)構(gòu)、case結(jié)構(gòu)；

b)根據(jù)識(shí)別出的ROM的基本結(jié)構(gòu)，構(gòu)建ROM的控制數(shù)據(jù)流圖節(jié)點(diǎn)；

c)根據(jù)構(gòu)建的ROM的控制數(shù)據(jù)流圖節(jié)點(diǎn)，將所述ROM映射到映射庫(kù)中的目標(biāo)ROM單元。

與現(xiàn)有技術(shù)相比，采用本發(fā)明提供的技術(shù)方案具有如下優(yōu)點(diǎn)：通過識(shí)別ROM基本結(jié)構(gòu)，然后由此構(gòu)建ROM的控制數(shù)據(jù)流圖節(jié)點(diǎn)，由此將所述ROM映射到映射庫(kù)中的目標(biāo)ROM單元，實(shí)現(xiàn)了FPGARTL綜合中行為級(jí)ROM描述到ROM目標(biāo)工藝庫(kù)的映射，使得處理后的ROM在FPGA的ROM宏單元上實(shí)現(xiàn)，達(dá)到和Synplify綜合工具相同的效果。

附圖說明