[發明專利]半導體元件及其制造方法

有效

• 申請號: 201410612935.5
• 申請日: 2014-11-03
• 公開（公告）號: CN105633087B
• 公開（公告）日: 2018-10-12
• 發明（設計）人: 吳冠緯;張耀文;楊怡箴;盧道政
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

1.一種半導體元件，包括：

兩疊層，位于具有一第一導電型的一基底上，其中各該疊層包括：

一介電層，位于該基底上；以及

一導體層，位于該介電層上；

具有一第二導電型的一第一摻雜區，具有一第一摻質，位于各該疊層之間的該基底中；

一非晶化前注入區，位于該第一摻雜區中；以及

具有該第二導電型的一第二摻雜區，具有一第二摻質，位于該非晶化前注入區中，其中該第一導電型與該第二導電型不同，且該第二摻質的擴散速率大于該第一摻質的擴散速率，該第二摻質的熱活性高于該第一摻質的熱活性；

其中，該半導體元件系利用多道的離子注入工藝，將不易擴散的第一摻質以及非晶化前注入區包圍在高活性且易擴散的第二摻質的周圍，使得高活性且易擴散的第二摻質不被擴散至基底中。

2.根據權利要求1所述的半導體元件，更包括具有該第二導電型的一第三摻雜區，位于該第一摻雜區下方的該基底中。

3.根據權利要求1所述的半導體元件，其中該第一摻質包括砷或銻；該第二摻質包括磷；該非晶化前注入區中包括IV族元素的原子、離子或分子，該IV族元素為碳或鍺。

4.一種半導體元件的制造方法，包括：

提供具有一第一導電型的一基底；

于該基底上形成兩疊層，其中各該疊層包括：

一介電層，位于該基底上；以及

一導體層，位于該介電層上；

于各該疊層之間的該基底中形成具有一第二導電型的一第一摻雜區，其中該第一摻雜區具有一第一摻質；

進行一非晶化前注入工藝，于該第一摻雜區中形成一非晶化前注入區；

于各該疊層的側壁上分別形成一第一間隙壁；以及

以該第一間隙壁為掩模，注入一第二摻質，以于該非晶化前注入區中形成具有該第二導電型的一第二摻雜區，

其中該第一導電型與該第二導電型不同，且該第二摻質的擴散速率大于該第一摻質的擴散速率，該第二摻質的熱活性高于該第一摻質的熱活性。

5.根據權利要求4所述的半導體元件的制造方法，該非晶化前注入區的形成方法包括：

于各該疊層的該側壁上分別形成一第二間隙壁；以及

以該第二間隙壁為掩模，進行該非晶化前注入工藝，以于該第一摻雜區中形成該非晶化前注入區。

6.根據權利要求4所述的半導體元件的制造方法，其中該非晶化前注入工藝是在形成該第一間隙壁之后進行，且該非晶化前注入工藝的步驟包括以該第一間隙壁為掩模，進行一傾斜離子注入工藝，其中該傾斜離子注入工藝的傾斜角度為10度至15度之間。

7.根據權利要求4所述的半導體元件的制造方法，該非晶化前注入工藝是在形成該第一間隙壁以及形成該第二摻雜區之后進行，且

在進行該非晶化前注入工藝之前，更包括對該第一間隙壁上進行一第一刻蝕工藝，以形成一第二間隙壁；

以該第二間隙壁為掩模，進行該非晶化前注入工藝；

對該第二間隙壁上進行一第二刻蝕工藝，以暴露各該疊層的該側壁；以及

以該疊層為掩模，于各該疊層之間的該基底中形成該第一摻雜區。

8.根據權利要求4所述的半導體元件的制造方法，更包括于該第一摻雜區下方的該基底中形成具有該第二導電型的一第三摻雜區。

9.根據權利要求4所述的半導體元件的制造方法，其中該非晶化前注入區的形成包括在-80℃至-100℃之間的溫度進行該非晶化前注入工藝。

10.根據權利要求4所述的半導體元件的制造方法，其中該第一摻質包括砷或銻；該第二摻質包括磷；該非晶化前注入區中包括IV族元素的原子、離子或分子，該IV族元素為碳或鍺。