[發明專利]一種FinFET器件及其制造方法

在審

• 申請號: 201410612511.9
• 申請日: 2014-11-04
• 公開（公告）號: CN105632929A
• 公開（公告）日: 2016-06-01
• 發明（設計）人: 劉云飛;尹海洲;李睿
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京漢昊知識產權代理事務所(普通合伙) 11370
• 代理人: 朱海波

技術領域

本發明涉及一種半導體器件制造方法，具體地，涉及一種FinFET 制造方法。

技術背景

隨著半導體器件的尺寸按比例縮小，出現了閾值電壓隨溝道長度減 小而下降的問題，也即，在半導體器件中產生了短溝道效應。為了應對 來自半導體涉及和制造方面的挑戰，導致了鰭片場效應晶體管，即 FinFET的發展。

溝道穿通效應(Channelpunch-througheffect)是場效應晶體管的 源結與漏結的耗盡區相連通的一種現象。當溝道穿通，就使源/漏間的 勢壘顯著降低，則從源往溝道即注入大量載流子，并漂移通過源-漏間 的空間電荷區、形成一股很大的電流；此電流的大小將受到空間電荷的 限制，是所謂空間電荷限制電流。這種空間電荷限制電流是與柵壓控制 的溝道電流相并聯的，因此溝道穿通將使得通過器件的總電流大大增加； 并且在溝道穿通情況下,即使柵電壓低于閾值電壓，源-漏間也會有電流 通過。這種效應是在小尺寸場效應晶體管中有可能發生的一種效應，且 隨著溝道寬度的進一步減小，其對器件特性的影響也越來越顯著。

在FinFET中，通常采用對溝道下方的鰭片部分進行重摻雜來抑制 溝道穿通效應。目前通用的摻雜方法是離子注入形成所需重摻雜區，然 而，離子注入的深度難以精確控制，同時會對溝道表面造成損傷，為了 消除損傷，通常會在溝道表面形成一層薄氧化層，增加了工藝復雜度。 同時，雜質的分布難以控制，很難準確的在溝道底部形成超陡倒阱，而 是會在溝道中引入雜質和缺陷，影響器件的亞閾值特性。因此，亟需對 現有工藝進行改進，解決這一問題。

發明內容

本發明旨在提供一種FinFET器件及其制造方法，抑制穿通電流， 同時不影響器件的其他參數。

為解決該技術問題，本發明提供了一種FinFET器件制造方法，該 方法包括：

a.提供襯底,其上具有鰭片；

b.在所述鰭片兩側的襯底上形成第一淺溝槽隔離；

c.形成柵極結構覆蓋所述鰭片的中部；

d.在所述柵極結構兩側的第一淺溝槽隔離上方形成第二淺溝槽隔 離；

e.在所述鰭片兩端分別形成源區、漏區。

其中，在步驟c之前，還包括步驟f：在與第一淺溝槽隔離相鄰的 鰭片中形成穿通阻擋層；形成所述穿通阻擋層的方法為側向散射。

其中，所述第一淺溝槽隔離的厚度大于等于40nm。

其中，所述第二淺溝槽隔離的厚度為10～40nm。

其中，所述鰭片被柵極結構覆蓋的區域形成器件的溝道區。

其中，在步驟c中，所述柵極結構可以為偽柵疊層。

相應的，本發明還提供了一種FinFET器件，包括：

襯底；

鰭片，位于所述襯底上方；

第一淺溝槽隔離，位于所述鰭片兩側的襯底上；

柵極結構，位于所述第一淺溝槽隔離上方，包裹所述鰭片；

第二淺溝槽隔離，位于所述柵極疊層兩側的第一淺溝槽隔離上方；

源區、漏區，分別位于柵極疊層兩側的鰭片兩端。

其中，所述第一淺溝槽隔離的厚度大于等于40nm。

其中，所述第二淺溝槽隔離的厚度為10～40nm。

其中，所述鰭片被柵極結構覆蓋的區域形成器件的溝道區。

本發明提供的FinFET器件，通過在柵極兩側的淺溝槽隔離結構上 方再形成一層淺溝槽隔離的方法，減小了源漏區的有效高度，使得源漏 諸如完成之后，形成的源漏PN結結深減小，PTSL發生的位置處于柵 控之下，能夠很有效的抑制器件的穿通電流。與現有技術相比，本發明 不需要進行離子注入就可以很好的抑制PTSL，器件性能優越，且不增 加工藝復雜度。

附圖說明

圖1和圖8示意性地示出形成根據本發明的制造半導體鰭片的方 法各階段半導體結構的三維等角圖。

圖2、圖3、圖4、圖5、圖6和圖7示意性地示出形成根據本發明 的制造半導體鰭片的方法各階段半導體結構的剖面圖。

具體實施方式

為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對 本發明的實施例作詳細描述。